【文章內(nèi)容簡介】 誤輸出。13. 競爭：信號經(jīng)過不同路徑在不同的時刻到達的現(xiàn)象；由此產(chǎn)生的干擾脈沖的現(xiàn)象叫做冒險。14. 消去競爭冒險的方法：發(fā)現(xiàn)并消去互補變量；增加乘積項；輸出端并聯(lián)電容器15. 分析組合邏輯電路的目的是確定已知電路的邏輯功能，其大致步驟是：寫出各輸出端的邏輯表達式→化簡和變換邏輯表達式→列出真值表→確定功能16. 應用邏輯門電路設計組合邏輯電路的步驟是：列出真值表→寫出邏輯表達式（或填寫卡諾圖）→邏輯化簡和變換→畫出邏輯圖第4章 ：編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、數(shù)值比較器、奇偶校驗/產(chǎn)生器、加法器、算術/邏輯運算單元2. 編碼：把二進制碼按一定的規(guī)律編排，是每組代碼具有一特定的含義（代表某個數(shù)或控制信號）。3. 編碼器：具有編碼功能的邏輯電路。4. 優(yōu)先編碼：允許同時在幾個輸入端有輸入信號，編碼器按輸入信號排定的優(yōu)先順序，只對同時輸入的幾個信號中優(yōu)先權最高的一個進行編碼。5. 優(yōu)先編碼器：識別請求信號的優(yōu)先級別并進行編碼的邏輯部件。6. 譯碼：編碼的逆過程，將具有特定含義的二進制碼進行辨別，并轉換成控制信號。7. 譯碼器：具有譯碼功能的邏輯電路。8. 唯一地址譯碼：將一系列代碼轉換成與之一一對應的有效信號；常用于計算機中對存儲器單元地址的譯碼，即將每一個地址代碼轉換成一個有效信號，從而選中對應的單元。9. 代碼變換器：將一種代碼轉換成另一種代碼。10. 數(shù)據(jù)分配器：將一個數(shù)據(jù)源來的數(shù)據(jù)根據(jù)需要送到多個不同的通道上去，實現(xiàn)數(shù)據(jù)分配功能的邏輯電路。作用相當于多個輸出的單刀多擲開關。11. 數(shù)據(jù)選擇器：經(jīng)過選擇，把多個通路的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上取。實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路稱為數(shù)據(jù)選擇器。作用相當于多個輸入的單刀多擲開關。12. 數(shù)值比較器：對兩數(shù)進行比較，以判斷其大小的邏輯電路。13. 半加器：只考慮兩個加數(shù)本身，而沒有考慮低位來的進位，完成這種加法功能的邏輯電路。14. 全加器：能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結果給出該位的進位信號。15. 串行進位：任一位的加法運算必須在低一位的運算完成后才能進行。16. 超前進位加法邏輯：使每位的進位只由加數(shù)和被加數(shù)決定，而與低位的進位無關。17. 補碼=反碼+118. 反碼=（2n—1）—原碼19. 簡要說明由加補碼完成減法運算的原理。第五章1. 構成時序邏輯電路的基本單元是觸發(fā)器。2. 觸發(fā)器：能夠存儲一位二進制碼的邏輯電路，它有兩個互補輸出端，其輸出狀態(tài)不僅與輸入有關，而且還與原先的輸出狀態(tài)有關。3. 分析觸發(fā)器的方法：功能表、特性方程、狀態(tài)圖4. 觸發(fā)器的電路結構分為基本RS觸發(fā)器、同步RS觸發(fā)器、主從觸發(fā)器、邊沿觸發(fā)器、維持阻塞觸發(fā)器。5. 與非門構成的基本RS觸發(fā)器的功能表RSQ10101011不變00不定R為置0端，S為置1端，與非門構成的基本RS觸發(fā)器，R、S低電平有效6. 或非門構成的基本RS觸發(fā)器中，R、S高電平有效。7. 消除機械開關震動引起的脈沖：運用基本RS觸發(fā)器；利用基本RS觸發(fā)器的記憶作用可以消除開關震動所產(chǎn)生的影響。8. 同步RS觸發(fā)器的約束條件：SR=0因為S=1，R=1時，狀態(tài)不定。9. 現(xiàn)態(tài)：現(xiàn)在的狀態(tài)，CP作用之前的觸發(fā)器狀態(tài)。10. 次態(tài)：下一個狀態(tài)，CP作用之后的觸發(fā)其狀態(tài)。11. 主從觸發(fā)器：有兩級觸發(fā)器構成，其中一級接收輸入信號，其狀態(tài)直接由輸入信號決定，稱為主觸發(fā)器，還有一級的輸入與主觸發(fā)器的輸出連接，其狀態(tài)由主觸發(fā)器的狀態(tài)決定，稱為從觸發(fā)器12. 主從RS觸發(fā)器特點：（1） 有兩個同步RS觸發(fā)器即主觸發(fā)器和從觸發(fā)器組成，他們受互補時鐘信號控制（2） 只在時鐘脈沖的負跳沿（CP由1變0時刻，CP的下降沿）（3） 對于負跳沿觸發(fā)的觸發(fā)器，輸入信號必須在CP正跳沿前加入，為主觸發(fā)器發(fā)生翻轉做好準備，而CP正跳沿后的高電平要有一定的延遲時間，以確保主觸發(fā)器達到新的穩(wěn)定狀態(tài)；CP的負跳沿使從觸發(fā)器發(fā)生翻轉時后，CP的低電平也必須有一定的延遲時間，以確保從觸發(fā)器達到新的穩(wěn)定狀態(tài)。13. 脈沖工作特性：主從觸發(fā)器對輸入信號和時鐘脈沖的要求。14. 與主從觸發(fā)器相比，同類工藝的邊沿觸發(fā)器有更強的抗干擾能力和更高的工作速度。15. 邊沿觸發(fā)器：觸發(fā)器接收的是時鐘脈沖CP 的某一約定跳變(正跳變或負跳變)來到時的輸入數(shù)據(jù)。在CP＝l 及CP＝0 期間以及CP非約定跳變到來時，觸發(fā)器不接收數(shù)據(jù)。 16. 電平觸發(fā)器或電位觸發(fā)器：當觸發(fā)器的向步控制信號正為約定“1”或“0”電平時，觸發(fā)器接收輸入數(shù)據(jù)，此時輸入數(shù)據(jù)D 的任何變化都會在輸出Q 端得到反映；當E 為非約定電平時，觸發(fā)器狀態(tài)保持不變。鑒于它接收信息的條件是E 出現(xiàn)約定的邏輯電平．故稱它為電位觸發(fā)方式觸發(fā)器，簡稱電位觸發(fā)器。 17. 至于電位觸發(fā)器。只要 Z 為約定電平，數(shù)據(jù)來到后就可立即被接收，它不需像邊沿觸發(fā)器那樣保持到約定控制信號跳變來到才被接收 18. 在邊沿觸發(fā)器中只有在時鐘脈沖的上升沿或下降沿時刻，輸入信號才能接收。19. 轉臺轉換圖：通過描繪系統(tǒng)的狀態(tài)及引起系統(tǒng)狀態(tài)轉換的事件，來表示系統(tǒng)的行為。此外狀態(tài)轉換圖還指明了作為特定事件的結果系統(tǒng)將做那些動作（例如，處理數(shù)據(jù)）。因此狀態(tài)轉換圖提供了行為建模機制。20. 直接預置和直接清零：預置和清零與CP無關。21. JK觸發(fā)器與RS觸發(fā)器的不同之處是，它沒有約束條件，在J=K=1時，每輸入一個時鐘脈沖后，觸發(fā)器翻轉一次。觸發(fā)器的這種狀態(tài)稱為計數(shù)狀態(tài)。由觸發(fā)器翻轉次數(shù)可以計算出輸入時鐘脈沖的個數(shù)。22. JK觸發(fā)器：J=K=0時，輸出不變；J=K=1時，每輸入一個脈沖，輸出就改變一次；其他時候，輸出與J相同。23按邏輯功能不同分為：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器?！?4. 按觸發(fā)方式不同分為：電平觸發(fā)器、邊沿觸發(fā)器和主從觸發(fā)器?！　　　?5. 按存儲數(shù)據(jù)原理不同分為：靜態(tài)觸發(fā)器和動態(tài)觸發(fā)器?！　?6. 按構成觸發(fā)器的基本器件不同分為：雙極型觸發(fā)器和MOS型觸發(fā)器。27. 觸發(fā)器維持時間：為了工作可靠，時鐘信號的狀態(tài)必須保持一段時間，直到輸出端電平穩(wěn)定，這段時間稱為維持時間28. tCPHL：從時鐘脈沖觸發(fā)沿開始到一個輸出端由0變1所需的延遲時間29. tCPHL：從時鐘脈沖觸發(fā)沿開始到輸出端由1變0的延遲時間30. 最小工作周期=tCPHL+tCPHL31. 建立時間（setup time）是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器。32. 保持時間（hold time）是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間， 如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。第六章1. 時序邏輯電路：任一刻的輸出信號不僅與當時的輸入信號有關，而且還與電路原來的狀態(tài)有關。2. 時序邏輯和組合邏輯的不同：（1） 從邏輯功能來看，即定義的不同（2） 從結構上來看，組合邏輯電路僅由若干邏輯門組成，沒有存儲電路，因而無記憶能力；而時序邏輯電路除包含組合電路外，還有存儲電路，因而有記憶功能3. 存儲電路可用延遲元件組成，也可由觸發(fā)器構成。4. Mealy型電路：輸出信號不僅與存儲電路的輸出狀態(tài)有關，而且還與時序電路的輸入信號有關5. Moore型電路：輸出信號僅與存儲電路的輸出電路有關。6. 時序邏輯電路的特點：（1） 時序邏輯電路有組合電路和存儲電路組成（2） 時序邏輯電路中存在反饋，因而電路的工作狀態(tài)與時間因素相關，即時序電路的輸出由電路的輸入和電路原來的狀態(tài)共同決定。7. 時序邏輯電路可分為