【文章內(nèi)容簡介】 誤輸出。13. 競爭：信號經(jīng)過不同路徑在不同的時(shí)刻到達(dá)的現(xiàn)象；由此產(chǎn)生的干擾脈沖的現(xiàn)象叫做冒險(xiǎn)。14. 消去競爭冒險(xiǎn)的方法：發(fā)現(xiàn)并消去互補(bǔ)變量；增加乘積項(xiàng)；輸出端并聯(lián)電容器15. 分析組合邏輯電路的目的是確定已知電路的邏輯功能，其大致步驟是：寫出各輸出端的邏輯表達(dá)式→化簡和變換邏輯表達(dá)式→列出真值表→確定功能16. 應(yīng)用邏輯門電路設(shè)計(jì)組合邏輯電路的步驟是：列出真值表→寫出邏輯表達(dá)式（或填寫卡諾圖）→邏輯化簡和變換→畫出邏輯圖第4章 ：編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、數(shù)值比較器、奇偶校驗(yàn)/產(chǎn)生器、加法器、算術(shù)/邏輯運(yùn)算單元2. 編碼：把二進(jìn)制碼按一定的規(guī)律編排，是每組代碼具有一特定的含義（代表某個(gè)數(shù)或控制信號）。3. 編碼器：具有編碼功能的邏輯電路。4. 優(yōu)先編碼：允許同時(shí)在幾個(gè)輸入端有輸入信號，編碼器按輸入信號排定的優(yōu)先順序，只對同時(shí)輸入的幾個(gè)信號中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。5. 優(yōu)先編碼器：識別請求信號的優(yōu)先級別并進(jìn)行編碼的邏輯部件。6. 譯碼：編碼的逆過程，將具有特定含義的二進(jìn)制碼進(jìn)行辨別，并轉(zhuǎn)換成控制信號。7. 譯碼器：具有譯碼功能的邏輯電路。8. 唯一地址譯碼：將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)的有效信號；常用于計(jì)算機(jī)中對存儲(chǔ)器單元地址的譯碼，即將每一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號，從而選中對應(yīng)的單元。9. 代碼變換器：將一種代碼轉(zhuǎn)換成另一種代碼。10. 數(shù)據(jù)分配器：將一個(gè)數(shù)據(jù)源來的數(shù)據(jù)根據(jù)需要送到多個(gè)不同的通道上去，實(shí)現(xiàn)數(shù)據(jù)分配功能的邏輯電路。作用相當(dāng)于多個(gè)輸出的單刀多擲開關(guān)。11. 數(shù)據(jù)選擇器：經(jīng)過選擇，把多個(gè)通路的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上取。實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路稱為數(shù)據(jù)選擇器。作用相當(dāng)于多個(gè)輸入的單刀多擲開關(guān)。12. 數(shù)值比較器：對兩數(shù)進(jìn)行比較，以判斷其大小的邏輯電路。13. 半加器：只考慮兩個(gè)加數(shù)本身，而沒有考慮低位來的進(jìn)位，完成這種加法功能的邏輯電路。14. 全加器：能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。15. 串行進(jìn)位：任一位的加法運(yùn)算必須在低一位的運(yùn)算完成后才能進(jìn)行。16. 超前進(jìn)位加法邏輯：使每位的進(jìn)位只由加數(shù)和被加數(shù)決定，而與低位的進(jìn)位無關(guān)。17. 補(bǔ)碼=反碼+118. 反碼=（2n—1）—原碼19. 簡要說明由加補(bǔ)碼完成減法運(yùn)算的原理。第五章1. 構(gòu)成時(shí)序邏輯電路的基本單元是觸發(fā)器。2. 觸發(fā)器：能夠存儲(chǔ)一位二進(jìn)制碼的邏輯電路，它有兩個(gè)互補(bǔ)輸出端，其輸出狀態(tài)不僅與輸入有關(guān)，而且還與原先的輸出狀態(tài)有關(guān)。3. 分析觸發(fā)器的方法：功能表、特性方程、狀態(tài)圖4. 觸發(fā)器的電路結(jié)構(gòu)分為基本RS觸發(fā)器、同步RS觸發(fā)器、主從觸發(fā)器、邊沿觸發(fā)器、維持阻塞觸發(fā)器。5. 與非門構(gòu)成的基本RS觸發(fā)器的功能表RSQ10101011不變00不定R為置0端，S為置1端，與非門構(gòu)成的基本RS觸發(fā)器，R、S低電平有效6. 或非門構(gòu)成的基本RS觸發(fā)器中，R、S高電平有效。7. 消除機(jī)械開關(guān)震動(dòng)引起的脈沖：運(yùn)用基本RS觸發(fā)器；利用基本RS觸發(fā)器的記憶作用可以消除開關(guān)震動(dòng)所產(chǎn)生的影響。8. 同步RS觸發(fā)器的約束條件：SR=0因?yàn)镾=1，R=1時(shí)，狀態(tài)不定。9. 現(xiàn)態(tài)：現(xiàn)在的狀態(tài)，CP作用之前的觸發(fā)器狀態(tài)。10. 次態(tài)：下一個(gè)狀態(tài)，CP作用之后的觸發(fā)其狀態(tài)。11. 主從觸發(fā)器：有兩級觸發(fā)器構(gòu)成，其中一級接收輸入信號，其狀態(tài)直接由輸入信號決定，稱為主觸發(fā)器，還有一級的輸入與主觸發(fā)器的輸出連接，其狀態(tài)由主觸發(fā)器的狀態(tài)決定，稱為從觸發(fā)器12. 主從RS觸發(fā)器特點(diǎn)：（1） 有兩個(gè)同步RS觸發(fā)器即主觸發(fā)器和從觸發(fā)器組成，他們受互補(bǔ)時(shí)鐘信號控制（2） 只在時(shí)鐘脈沖的負(fù)跳沿（CP由1變0時(shí)刻，CP的下降沿）（3） 對于負(fù)跳沿觸發(fā)的觸發(fā)器，輸入信號必須在CP正跳沿前加入，為主觸發(fā)器發(fā)生翻轉(zhuǎn)做好準(zhǔn)備，而CP正跳沿后的高電平要有一定的延遲時(shí)間，以確保主觸發(fā)器達(dá)到新的穩(wěn)定狀態(tài)；CP的負(fù)跳沿使從觸發(fā)器發(fā)生翻轉(zhuǎn)時(shí)后，CP的低電平也必須有一定的延遲時(shí)間，以確保從觸發(fā)器達(dá)到新的穩(wěn)定狀態(tài)。13. 脈沖工作特性：主從觸發(fā)器對輸入信號和時(shí)鐘脈沖的要求。14. 與主從觸發(fā)器相比，同類工藝的邊沿觸發(fā)器有更強(qiáng)的抗干擾能力和更高的工作速度。15. 邊沿觸發(fā)器：觸發(fā)器接收的是時(shí)鐘脈沖CP 的某一約定跳變(正跳變或負(fù)跳變)來到時(shí)的輸入數(shù)據(jù)。在CP＝l 及CP＝0 期間以及CP非約定跳變到來時(shí)，觸發(fā)器不接收數(shù)據(jù)。 16. 電平觸發(fā)器或電位觸發(fā)器：當(dāng)觸發(fā)器的向步控制信號正為約定“1”或“0”電平時(shí)，觸發(fā)器接收輸入數(shù)據(jù)，此時(shí)輸入數(shù)據(jù)D 的任何變化都會(huì)在輸出Q 端得到反映；當(dāng)E 為非約定電平時(shí)，觸發(fā)器狀態(tài)保持不變。鑒于它接收信息的條件是E 出現(xiàn)約定的邏輯電平．故稱它為電位觸發(fā)方式觸發(fā)器，簡稱電位觸發(fā)器。 17. 至于電位觸發(fā)器。只要 Z 為約定電平，數(shù)據(jù)來到后就可立即被接收，它不需像邊沿觸發(fā)器那樣保持到約定控制信號跳變來到才被接收 18. 在邊沿觸發(fā)器中只有在時(shí)鐘脈沖的上升沿或下降沿時(shí)刻，輸入信號才能接收。19. 轉(zhuǎn)臺轉(zhuǎn)換圖：通過描繪系統(tǒng)的狀態(tài)及引起系統(tǒng)狀態(tài)轉(zhuǎn)換的事件，來表示系統(tǒng)的行為。此外狀態(tài)轉(zhuǎn)換圖還指明了作為特定事件的結(jié)果系統(tǒng)將做那些動(dòng)作（例如，處理數(shù)據(jù)）。因此狀態(tài)轉(zhuǎn)換圖提供了行為建模機(jī)制。20. 直接預(yù)置和直接清零：預(yù)置和清零與CP無關(guān)。21. JK觸發(fā)器與RS觸發(fā)器的不同之處是，它沒有約束條件，在J=K=1時(shí)，每輸入一個(gè)時(shí)鐘脈沖后，觸發(fā)器翻轉(zhuǎn)一次。觸發(fā)器的這種狀態(tài)稱為計(jì)數(shù)狀態(tài)。由觸發(fā)器翻轉(zhuǎn)次數(shù)可以計(jì)算出輸入時(shí)鐘脈沖的個(gè)數(shù)。22. JK觸發(fā)器：J=K=0時(shí)，輸出不變；J=K=1時(shí)，每輸入一個(gè)脈沖，輸出就改變一次；其他時(shí)候，輸出與J相同。23按邏輯功能不同分為：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器?！?4. 按觸發(fā)方式不同分為：電平觸發(fā)器、邊沿觸發(fā)器和主從觸發(fā)器?！　　　?5. 按存儲(chǔ)數(shù)據(jù)原理不同分為：靜態(tài)觸發(fā)器和動(dòng)態(tài)觸發(fā)器?！　?6. 按構(gòu)成觸發(fā)器的基本器件不同分為：雙極型觸發(fā)器和MOS型觸發(fā)器。27. 觸發(fā)器維持時(shí)間：為了工作可靠，時(shí)鐘信號的狀態(tài)必須保持一段時(shí)間，直到輸出端電平穩(wěn)定，這段時(shí)間稱為維持時(shí)間28. tCPHL：從時(shí)鐘脈沖觸發(fā)沿開始到一個(gè)輸出端由0變1所需的延遲時(shí)間29. tCPHL：從時(shí)鐘脈沖觸發(fā)沿開始到輸出端由1變0的延遲時(shí)間30. 最小工作周期=tCPHL+tCPHL31. 建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器。32. 保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間， 如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。第六章1. 時(shí)序邏輯電路：任一刻的輸出信號不僅與當(dāng)時(shí)的輸入信號有關(guān)，而且還與電路原來的狀態(tài)有關(guān)。2. 時(shí)序邏輯和組合邏輯的不同：（1） 從邏輯功能來看，即定義的不同（2） 從結(jié)構(gòu)上來看，組合邏輯電路僅由若干邏輯門組成，沒有存儲(chǔ)電路，因而無記憶能力；而時(shí)序邏輯電路除包含組合電路外，還有存儲(chǔ)電路，因而有記憶功能3. 存儲(chǔ)電路可用延遲元件組成，也可由觸發(fā)器構(gòu)成。4. Mealy型電路：輸出信號不僅與存儲(chǔ)電路的輸出狀態(tài)有關(guān)，而且還與時(shí)序電路的輸入信號有關(guān)5. Moore型電路：輸出信號僅與存儲(chǔ)電路的輸出電路有關(guān)。6. 時(shí)序邏輯電路的特點(diǎn)：（1） 時(shí)序邏輯電路有組合電路和存儲(chǔ)電路組成（2） 時(shí)序邏輯電路中存在反饋，因而電路的工作狀態(tài)與時(shí)間因素相關(guān)，即時(shí)序電路的輸出由電路的輸入和電路原來的狀態(tài)共同決定。7. 時(shí)序邏輯電路可分為