【文章內容簡介】 能嵌入 2L個幅度表 , 而是采取了一個折中的方法將ROM表的深度定為 2W(W= 17) 。這樣 , 在查表過程中 , 通常僅取相位累加器的高 17位作為索引 , 從而產生了相位截斷誤差。 但是 DDS的輸出通常都是正弦信號 ,因此 ,它的相位截斷具有明顯的周期性。尤其是當系統時鐘頻率是輸出正弦波頻率的整數倍時 , 這種周期性就更加明顯。這相當于周期性的引入了一個截斷誤差 , 最終的影響就是輸出信號帶有一定的諧波分量。 幅度量化誤差受波形ROM和D／A轉換器字長的限制，存放在波形ROM中的正弦波形幅度碼字長也是有限的，從而產生了幅度量化誤差或有限字長效應。幅度量化誤差在DDS輸出譜上表現為背景噪聲，其幅度遠小于由于相位截斷和DAC非線性引起的雜散信號幅度。 D/A輸出誤差分析通常 D/A輸出信號并不是理想的模擬信號 ,而是理想信號的一個矩形近似 , 其頻譜是對正弦信號進行周期延拓 , 而周期則等于 DDS的系統時鐘周期。 例如 AD9854的系統時鐘為 300MHz ,若輸出一個70MHz的正弦波時 , 會在 230MHz的地方出現諧波分量。第三章 信號源的整體設計分析1. 輸出頻率范圍為：。2. 調制模式有：ASK；BPSK；FSK；Ramped FSK；Chirp；AM；FM3. 掃頻范圍為：5MHz至30MHz；4. 調制度為：0 ~ 60%；5. 諧波失真小于：30 dBcDDS芯片的選擇是頻率合成源系統設計的關鍵，因此，系統設計中選擇高性能高時鐘頻率DDS芯片是最關鍵的工作。 DDS芯片選取本設計我們采用了AD公司的AD9854作為合成信號源的核心。AD9854輸出頻率高，可以實現各種調制，方便實現多種自動掃頻和可控掃頻，相位噪聲性能好，價格適中，在國內可以直接購買，除了功耗大這個缺點外，其他各方面的性能指標和功能參數都滿足信號源的要求。本設計就是應用了DDS芯片AD9854進行設計。 AD9854芯片介紹AD9854是由 AD公司生產的單片 DDS芯片 ,它內部集成了 48 Bit頻率累加器、48 Bit相位累加器、正余弦波形表、12位正交數模轉換器以及調制和控制電路 ,該芯片能夠在單片上完成頻率調制、 相位調制、 幅度調制以及 IQ正交調制等多種功能 , 因而具有很高的性能價格比和廣闊的應用領域。AD9854采用高度集成 CMOS技術 , 其內部含有同相、 正交兩個高速 12 Bit D/ A轉換器 ,因而可以同時輸出同相、正交兩路信號。在高穩(wěn)定度時鐘的驅動下 , AD9854可以輸出高品質和高穩(wěn)定度的信號 ,其頻率、 幅度、 相位均可編程控制 ,編程速率可達100MHz。同時 ,AD9854內部還含有可編程控制的時鐘乘法器 ,其內部時鐘速率最大可達 300MHz。 AD9854的內部結構。AD9854可以通過內部的一個長 39字節(jié)的寄存器表存儲有關的各種控制字和狀態(tài)字。用戶可通過I/ O與該寄存器表進行通信 , I/ O緩沖區(qū)的內容必須在更新脈沖的作用下才能刷新到寄存器表中 , 這樣可以很好地達到同步。I/ O與外部有并行和串行兩種通信方式 ,工作在并行通信模式時 ,端口的更新速率最高為 100MHz。 AD9584內部結構 輸出頻譜分析在本設計中，AD9854采用300MHz作為時鐘。根據奈奎斯特定律，輸出的頻率極限為150MHz，設計中使用的最大輸出頻率為120MHz。DDS是一個分頻器，在提供一個系統主頻的情況下，能夠輸出低于系統主頻，分辨率為2^N的正弦波。即每一個主頻周期，DAC都會輸出一個點，而2^N /M個點形成輸出頻率的一個周期。這就相當于以系統時鐘的頻率對輸出時鐘進行采樣，： DDS理想輸出頻譜圖在主頻附近的第一根譜線是fclock fout，當輸出為120MHz時，此譜線為180MHz。根據虛線所示的包絡可知此時兩根譜線不僅間隔小，且幅值相當。為使信號發(fā)生器最終輸出的信號波形不產生失真，故必須在后級使用低通濾波。常用的低通濾波器有巴特沃茲低通濾波器、切比雪夫低通濾波器和橢圓低通濾波器等。綜合考慮，為保證帶內信號的幅頻特性的平坦性，本設計中采用巴特沃茲低通濾波器。使用Multisim軟件中的Filter Wizard工具設計了一款低通濾波器，經仿真和實際電路搭試，符合對DDS信號發(fā)生器的設計需要。 低通濾波器網絡分析儀測試結果 高速復雜控制實現當使用FPGA對 AD9854 進行高速并行控制時，必須嚴格按照 AD9854 的并行通信時序，使用各信號最小的有效時間要求，這是實現高速復雜控制的基礎。FPGA程序編寫完畢后，可先通過EDA仿真軟件驗證并行通信的仿真結果，然后修正使之達到AD9854 對時序的要求。 AD9854并行通信時序表1 AD9854并行通信時序要求名稱最小時間描述tASU地址總線設置至WR信號有效時間tDSU數據總線設置至WR信號有效時間tAHD0ns地址總線保持至WR信號無效時間tDHD0ns數據總線保持至WR信號無效時間tWRLOWWR信號置低時間tWRHIGH7nsWR信號置高時間tWR寫數據時間。時序的極限要求如表1所示。通過對照仿真結果與表1中對 AD9854 并行通信時序中的各個最小時間的要求，對程序進行優(yōu)化，從而實現對DDS的高速復雜控制。在注意并行通信時序的同時，在對 AD9854 進行各種模式的控制過程中，必須減少對無關寄存器的操作。AD9854中共有40個寄存器，在實現某一特定模式時，并不是所有的寄存器都是非用不可的。所以要針對不同的模式，對不同的寄存器進行操作，從而縮短并行通信的數據長度，提高通信的效率，實現高速復雜控制。第四章 系統硬件設計 系統總體設計 信號源總體結構框圖300MHz參考FPGA 控制ADL5530放大器HMC307QS16數字衰減器AD9854DDS單片機及鍵盤顯示50Ω輸出DDS單元是系統的核心，本系統使用的AD9854是最高工作時鐘頻率為300 MHz，是功能非常強大的直接數字頻率合成器。一般情況下，DDS時鐘頻率的40%為實際輸出波形的最高頻率，AD9854時鐘頻率300 MHz，則輸出波形的最高頻率可達120 MHz。AD9854的各類參數，符合信號源的性能要求，所以選擇AD9854用于該信號源中。采用EP1C6Q240C8N型FPGA對AD9854進行控制，MSP430F449型單片機作為系統的通信模塊處理芯片。 AD9854模塊硬件設計，各個管腿按照指定的方式進行連接，分別對模擬部分和數字部分進行供電。并且使用1N4148二極管來防止電源接反，提高了可靠度。使用時鐘采用30MHz有源晶振，在AD9854內部采用10次倍頻，從而達到300MHz 的系統時鐘。同時留有時鐘外部接口，可以由外部頻率源進行輸入。提供外部調制接口，可由外部TTL電平進行調制。輸出端是雙路正交輸出，經過120MHz巴特沃茲低通濾波器。控制接口由20針I(yè)DE接