基于sopc的正弦信號源課程設計(編輯修改稿)
2025-07-19 17:36 本頁面
【文章內容簡介】 系統(tǒng)或電路進行結構和原理進行分析，對電路進行分析計算等方面的工作。，驗證是是否達到了該功能。3方案對比和論證確定方案一：采用專用DDS芯片，外加微控制器控制專用DDS芯片來實現(xiàn)信號源，這種方案硬件電路復雜，成本比較高，尤其是專用DDS芯片，價格比較昂貴。方案二：采用基于FPGA嵌入IP硬核的SOPC系統(tǒng)，MCU硬核控制內建DDS邏輯電路，但存在如下缺點：1. 由于此類硬核多來自第3方公司，F(xiàn)PGA廠商通常無法直接控制其知識產權費用，從而導致FPGA器件價格相對偏高；2. 由于硬核是預先植入的，設計者無法根據實際需要改變處理器的結構，如總線規(guī)模、接口方式，乃至指令形式，更不可能將FPGA邏輯資源構成的硬件模塊以指令的形式形成內置嵌入式系統(tǒng)的硬件加速模塊（如DSP模塊），以適應更多的電路功能要求。3. 無法裁減處理器硬件資源以降低FPGA成本。，如只能使用Excalibur系列FPGA中的ARM核，VirtexII Pro系列中的PowerPC核。方案三：采用FPGA內嵌8051單片機軟核核DDS邏輯電路，可充分克服方案一和方案二的缺點，同時設計周期短，成本低，靈活性高。特別值得一提的是，通過Matlab和DSP Builder，或直接使用VHDL等硬件描述語言設計，用戶可以為Nios嵌入式處理器設計各類加速器，并以指令的形式加入Nios的指令系統(tǒng)，從而成 為Nios系統(tǒng)的一個接口設備，與整個片內嵌入式系統(tǒng)融為一體。例如，用戶可以根據設計項目的具體要求，隨心所欲地構建自己的DSP處理器系統(tǒng)，而不必拘泥于其他DSP公司已上市的有限款式的DSP處理器。 綜上所述，選擇方案三比較合適。系統(tǒng)的框圖如下圖1： SOPC FPGA EP2C8Q208 DDS邏輯MCU8051ROM RAM LCD1602顯示部分DAC轉換放大處理低通濾波3X4鍵盤控制部分輸出 圖1系統(tǒng)框圖 4電路工作原理分析 MC8051 IP core原理 MC8051 IP Core 頂層結構圖如圖2所示，圖中指示了mc8051_core 的頂層結構以及同 三個存儲模塊的連接關系，同時顯示了頂層的輸入輸出 I/O口,各I/O信號的描述如表1所示。定時器/計數(shù)器和串行接口單元對應于圖中的 mc8051_tmrctr 和 mc8051_siu 模塊，數(shù)量是可選擇的，在圖中用虛線表示。 圖2 MC8051 IP Core 頂層結構圖 MC8051 IP Core 的層次結構及對應的VHDL 文件如圖3所示。核心由定時器/計數(shù)器、ALU、串行接口和控制單元各模塊組成。ROM 和RAM 模塊不包括于核心內，處于設計的頂層，方便于不同的應用設計及仿真。MC8051 IP Core 的定時器和串口波特率的計算和標準80
環(huán)評公示相關推薦
鄂ICP備17016276號-1