【文章內(nèi)容簡(jiǎn)介】 于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分） ，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 的主要優(yōu)點(diǎn)（1）覆蓋面廣，有強(qiáng)大的系統(tǒng)硬件描述能力（2）可讀性好、易于修改（3）獨(dú)立于器件的設(shè)計(jì)，與工藝無(wú)關(guān)（4）易于移植和設(shè)計(jì)資源共享 現(xiàn)場(chǎng)可編程邏輯（FPGA）器件 引言 FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）與CPLD （復(fù)雜可編程邏輯器件）都是可編程邏輯器件 [11]，它們是在 PAL、GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的。但FPGA/CPLD的規(guī)模較大，非常適合于對(duì)時(shí)序、組合等邏輯電路應(yīng)用場(chǎng)合，它可以替代幾十甚至上百塊通用IC芯片。應(yīng)用FPGA/CPLD可以做成一個(gè)系統(tǒng)級(jí)芯片，它具有可編程性和實(shí)現(xiàn)方案容易修改的特點(diǎn)。現(xiàn)在，CPLD/FPGA等可編程器件已應(yīng)用在不同的高科技領(lǐng)域，如數(shù)字電路設(shè)計(jì)、微處理系統(tǒng)、DSP 、通信及ASIC設(shè)計(jì)等。由于芯片內(nèi)部硬件連接關(guān)系的描述的存放，是以EEPROM、SRAM 或FLASH或外接EPROM為基礎(chǔ)的，設(shè)計(jì)用戶可在可編程門(mén)陣列芯片及外圍電路保持不動(dòng)的情況下，通過(guò)計(jì)算機(jī)重新下載或配置設(shè)計(jì)軟件，就能實(shí)現(xiàn)一種新的芯片功能。于是FPGA/CPLD可編程器件，正得到越來(lái)越多的電子設(shè)計(jì)者的青睞。 FPGA 的組成及其應(yīng)用特點(diǎn)FPGA 的組成：現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA ）是在 PAL 和 GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的、可由用戶自行定義配置的高密度專用集成電路，結(jié)構(gòu)上主要由三部分組成：可編程邏輯塊（CLBConfigurable Logic Block） 、輸入\輸出單元（IOBI\O Block ）和可編程連線（ IRInterconnect Resoutce） 。 由于 FPGA 的集成規(guī)模非常大，因此可借助 HDL 硬件描述語(yǔ)言開(kāi)發(fā)出系統(tǒng)級(jí)芯片和產(chǎn)品。又由于開(kāi)發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用器件的硬件結(jié)構(gòu)沒(méi)有關(guān)系，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號(hào)和規(guī)模的 FPGA 中，從而使得產(chǎn)品設(shè)計(jì)效率大幅度提高。FPGA 顯著的優(yōu)勢(shì)是開(kāi)發(fā)周期短，投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快，市場(chǎng)適應(yīng)能力強(qiáng)和硬件升級(jí)回旋余地大。一旦市場(chǎng)對(duì)所設(shè)計(jì)的產(chǎn)品需求量大，則可進(jìn)行流片設(shè)計(jì)，形成價(jià)格更低廉的 AISC 產(chǎn)品。FPGA 芯片都是比較特殊的 ASIC 芯片，除了具有 SAIC 的特點(diǎn)之外，還具有以下幾個(gè)優(yōu)點(diǎn)：（1）集成度越來(lái)越高（2）嵌入式存貯技術(shù)（3）時(shí)鐘鎖定和倍頻技術(shù)（4）系統(tǒng)保密性能增強(qiáng)（5）開(kāi)發(fā)周期短 Altera 的 FLEX10 K 器件Altera公司作為目前世界上最大的可編程邏輯器件供應(yīng)商之一，其產(chǎn)品主要有FLEX10K, FLEX8000, FLEX6000, MAX9000, MAX7000, MAX5000以及Classic等七大系列，而FLEX10K系列是ALTERA 1995年推出的一個(gè)新的產(chǎn)品系列，因其規(guī)模大且價(jià)格便宜，倍受人們關(guān)注，Altera的FLEX10K器件是工業(yè)界第一個(gè)嵌入式可編程器件，基于可重構(gòu)的CMOS SRAM單元，這種靈活邏輯單元陣(Flexible Logic Element Matrix)具有一般門(mén)陣列的所有優(yōu)點(diǎn)。FLEX1OK系列器件規(guī)模從1萬(wàn)門(mén)到25萬(wàn)門(mén)，它無(wú)論在密度或者速度上都可以將一定規(guī)模的子系統(tǒng)集成到一個(gè)芯片上，采用快速可預(yù)測(cè)連線延時(shí)的連續(xù)式布線結(jié)構(gòu)，在某種意義上說(shuō)，是一種將EPLD和FPGA優(yōu)點(diǎn)結(jié)合于一體的新型器件。FLEX10K系列器件在結(jié)構(gòu)上大同小異，它們都包含有四大部分：輸入輸出單元IOE、邏輯陣列塊 (LAB)、嵌入陣列塊EAB及行、快速通道(FastTrack)互連。圖 41 FLEX10 K 內(nèi)部圖FLEXl0K系列器件特點(diǎn)：嵌入陣列EAB，是一個(gè)在輸入和輸出端口都帶有寄存器的一種靈活的RAM塊，可以完成許多宏函數(shù)如存儲(chǔ)器、查找表等。全局時(shí)鐘使用，可以最大限度減少時(shí)鐘到各觸發(fā)器的延遲，盡量使整個(gè)系統(tǒng)同步產(chǎn)生?；贘TAG的邊界掃描測(cè)試，(B系列)，(A,V 系列) 電源。低功耗，系統(tǒng)不工作時(shí)電流小于1mA。靈活多變的行列連線資源。功能豐富的I/O引腳。多種封裝形式?；赟RAM重構(gòu)。強(qiáng)大的集成開(kāi)發(fā)環(huán)境和多形式的用戶接口。 EDA 工具 MAXPLUSⅡMAX+PLUSII是Altera 提供的FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， 它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。在 MAX+PLUS II軟件提供的設(shè)計(jì)環(huán)境中可以完成設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和器件編程四個(gè)設(shè)計(jì)階段。在設(shè)計(jì)輸入階段，用戶可以采用圖形輸入、文本輸入和波形輸入三種方式輸入設(shè)計(jì)文件，但波形輸入方式只能在工程設(shè)計(jì)的底層使用。在設(shè)計(jì)編譯階段，MAX+PLUS II 編譯器依據(jù)設(shè)計(jì)輸入文件自動(dòng)生成用于器件編程、波形仿真及延時(shí)分析等所需的數(shù)據(jù)文件。在設(shè)計(jì)仿真階段，MAX+PLUS II仿真器和時(shí)延分析器利用編譯器產(chǎn)生的數(shù)據(jù)文件自動(dòng)完成邏輯功能仿真和時(shí)延特性仿真。并且可以在設(shè)計(jì)文件中加載不同的激勵(lì)，觀察中間結(jié)果以及輸出波形。必要時(shí)，可以返回設(shè)計(jì)輸入階段，修改設(shè)計(jì)輸入，達(dá)到設(shè)計(jì)要求。在器件編程階段，MAX+PLUS II 編程器將編譯器生成的編程文件下載到Altera器件實(shí)現(xiàn)對(duì)器件編程。此后，可以將實(shí)際信號(hào)送入該器件進(jìn)行時(shí)序驗(yàn)證。因?yàn)镃PLD／ FPGA芯片能夠可重復(fù)編程，所以如果動(dòng)態(tài)時(shí)序驗(yàn)證的結(jié)果不能滿足用戶的需要時(shí)，用戶可以返回到設(shè)計(jì)階段重新設(shè)計(jì)，然后重復(fù)上面的步驟，最終達(dá)到設(shè)計(jì)要求。圖42中所示的是標(biāo)準(zhǔn)的EDA開(kāi)發(fā)流程。圖42 MAX+PLUSII設(shè)計(jì)流程第 5 章 基于 FPGA 的 DDS 信號(hào)源設(shè)計(jì) 總體設(shè)計(jì)框圖圖51 信號(hào)發(fā)生器結(jié)構(gòu)框圖圖51為本次設(shè)計(jì)總體結(jié)構(gòu)框圖，其中相位累加器和波形存儲(chǔ)器構(gòu)成信號(hào)發(fā)生器核 心部分。該部分又與頻率字控制模塊共同構(gòu)成信號(hào)發(fā)生器主模塊。而顯示模塊，D/A轉(zhuǎn)換器和濾波電路則作為信號(hào)發(fā)生器外圍硬件設(shè)計(jì)。下面就分主模塊軟件設(shè)計(jì)和外圍硬件設(shè)計(jì)兩大部分來(lái)說(shuō)明信號(hào)發(fā)生器的設(shè)計(jì)。 主模塊軟件設(shè)計(jì) 相位累加器的設(shè)計(jì)圖52 相位累加器 圖52為相位累加器內(nèi)部結(jié)構(gòu)圖，它有一個(gè)N位的全加器和一個(gè)寄存器構(gòu)成。當(dāng)系統(tǒng)時(shí)鐘上升沿到來(lái)的時(shí)候，上一個(gè)時(shí)鐘周期的相位值與頻率字的相加值被送入累加寄存器，并輸出高W位至波形存儲(chǔ)器的地址線，同時(shí)相位值又被送回HzMHzfNclk ???全加器進(jìn)行相位累加。相位累加器流程圖如圖53所示 開(kāi) 始 時(shí)鐘上升沿到？ NO YES 相位累加 累加值寄存 高W位輸出 結(jié) 束 圖53 相位累加器流程圖 設(shè)計(jì)要求輸出頻率范圍為1KHZ—10MHZ，頻率步進(jìn)為100HZ。根據(jù)第二章介紹最高輸出一般是系統(tǒng)時(shí)鐘的40%。經(jīng)過(guò)計(jì)算，設(shè)計(jì)選用系統(tǒng)時(shí)鐘為30MHZ時(shí)能實(shí)現(xiàn)設(shè)計(jì)要求。 HzHzf 102%403????確定相位累加字長(zhǎng)時(shí)，考慮到頻率分辨率要等于或小于頻率步進(jìn)值，而且累加器字長(zhǎng)一般為8的整數(shù)倍。加器字長(zhǎng)為N=24。由上分析設(shè)計(jì)的相位累加器模塊如圖54所示。圖54 相位累加器模塊K[23..0]為輸入的頻率字，EN為高電平使能，RESET 是高電平清零，CLK為系統(tǒng)時(shí)鐘輸入，DOUT[7..0]是相位累加器高8位輸出，該輸出將作為波形存儲(chǔ)器地址線對(duì)波形ROM進(jìn)行尋址。其程序見(jiàn)附錄B，圖55為該模塊的時(shí)序仿真圖。圖55 相位累加器進(jìn)行累加、清零的時(shí)序仿真圖 波形 ROM 的設(shè)計(jì) 這個(gè)模塊是一個(gè)相對(duì)簡(jiǎn)單的模塊。首先要確定波形ROM的地址線位數(shù)和數(shù)據(jù)的字長(zhǎng)，根據(jù)噪聲功率的角度看波形ROM的地址線位數(shù)應(yīng)該等于或略大于字長(zhǎng)。由于設(shè)計(jì)選擇的DAC位數(shù)為8，這樣ROM的字長(zhǎng)很明顯該和DAC的字長(zhǎng)相一致。而地址線的位數(shù)同樣確定為8位。波形存儲(chǔ)器利用相位累加器輸出的高8位作為地址線來(lái)對(duì)其進(jìn)行尋址，最后輸出該相位對(duì)應(yīng)的二進(jìn)制正弦幅值。正弦數(shù)據(jù)的產(chǎn)生可采用如下辦法：在MATLAB中編輯程序： clear tic。t=2*pi/256t=[0:t:2*pi]。y=128*sin(t)+128。round(y)。t =ans將得出的結(jié)果轉(zhuǎn)化為8位的二進(jìn)制數(shù)據(jù)，起幅值對(duì)應(yīng)在0000000011111111區(qū)間內(nèi)。最后利用得到的二進(jìn)制數(shù)據(jù)用VHDL編寫(xiě)程序?qū)崿F(xiàn)正弦ROM的設(shè)計(jì)。圖56 為正弦波形ROM模塊，該模塊時(shí)序仿真如圖57所示。圖56 正弦波形ROM圖57 波形ROM時(shí)序仿真圖 頻率控制模塊的設(shè)計(jì) 設(shè)計(jì)要求頻率步進(jìn)為100HZ，但由于頻率范圍很寬，要求改變頻率時(shí)如果跨度較大則需要很長(zhǎng)的時(shí)間通過(guò)頻率步進(jìn)端來(lái)改變輸出頻率。因此在實(shí)際頻率控制模塊中，增加了4個(gè)附加的頻率步進(jìn)按鈕。分別為最小步進(jìn)（100HZ）的10倍、100倍、1000倍和10000倍即1KHZ、10KHZ、100KHZ和1MHZ 。這樣從大到小地利用頻率步進(jìn)值便可很快地調(diào)到所需要的頻點(diǎn)。 實(shí)現(xiàn)這個(gè)設(shè)計(jì)的方法也很簡(jiǎn)單，由第二章公式 可以看出，Ncfkf2/0??當(dāng) 確定后 與K成正比關(guān)系。計(jì)算出輸出頻率 時(shí)K 的值，則Ncf2/0f HZ1這個(gè)K的值就是頻率字步進(jìn)100HZ時(shí)頻率字K的增量，記為 。要成倍地增加?步進(jìn)頻率，則只需以相同的倍數(shù)增加 的值。將 ，K?HZf10?，N=24 帶入 得到100HZ步進(jìn)時(shí) 值為56。則實(shí)現(xiàn)MHZfC30?Ncfkf2/0??K?1KHZ、 10KHZ、100KHZ和1MHZ的步進(jìn)K的增量分別為10 、100 、1000和10000 。由于設(shè)計(jì)要求頻率輸出范圍為1KHZ10MHZ，則K值的最小K?值為560，最大值為5600000。設(shè)系統(tǒng)其始和復(fù)位時(shí)K 的初值為560，即初始化頻率為1KHZ 。然后再根據(jù)所要輸出的頻率調(diào)整相應(yīng)的步進(jìn)量。圖58為VHDL設(shè)計(jì)的頻率控制模塊圖58 頻率控制模塊模塊各引腳說(shuō)明如下： RESET為頻率字復(fù)位端，高電平有效。CLK接入的是系統(tǒng)時(shí)鐘，目的是驅(qū)動(dòng)模塊內(nèi)部延時(shí)計(jì)數(shù)器，該計(jì)數(shù)器的作用是：當(dāng)進(jìn)行頻率操作時(shí)，頻率的增、減確認(rèn)信號(hào)必須在按鍵狀態(tài)穩(wěn)定后才能進(jìn)行，所以加入一定的延時(shí)。同時(shí)還可以達(dá)到按鍵去抖動(dòng)的效果。STEP1[4..0]：頻率步進(jìn)“增”操作端，各端口分別為STEP1（4）步進(jìn)100HZ，STEP1（3）步進(jìn)1KHZ， STEP1（2）步進(jìn)10KHZ，STEP1（1）步進(jìn)100KHZ ，STEP1（0）步進(jìn)1MHZ。STEP2[4..0]：頻率步進(jìn)“減”操作端，各端口對(duì)應(yīng)操作值同上。 KOUT為輸出頻率字，送至DDS主模圖59為頻率控制模塊流程圖。 開(kāi) 始 頻率字賦初值 有鍵按下？ N Y Y 復(fù)位鍵？ N 頻率增操作？ N Y 頻率減操作