【文章內(nèi)容簡介】 種連接到 PC 機 25 針標準口（ LPT 口）的硬件接口產(chǎn)品。它提供了兩種下載模式：被動串行模式（ PS） —— 用于配置 FLEX10K、 FLEX8000和 FLEX6000系列器件； JTAG模式 —— 具有工業(yè)標準的 JTAG邊界掃描測 試電路（符合 IEEE 標準），用于配置 FLEX10K 或?qū)?MAX9000、 MAX7000S 和MAX7000A系列器件進行編程。本系統(tǒng)中使用 JTAG模式，電路連接如圖 所示： 河北經(jīng)貿(mào)大學畢業(yè)論文 10 圖 下載接口 配置芯片與 FLEX10K的連接圖如圖 ： 圖 對 FLEX10K 的配置 如圖 所示，配置器件的控制信號（如 nCS、 OE 和 DCLK 等）直接與FPGA器件的控制信號相連。所有的器件不需要任何外部智能控制器就可以由配置器件進行配置。配置器件的 OE 和 nCS 引腳控制著 DATA 輸 出引腳的三態(tài)緩存，并控制地址計數(shù)器的使能。當 OE 為低電平時，配置器件復位地址計數(shù)器，河北經(jīng)貿(mào)大學畢業(yè)論文 11 DATA引腳為高阻狀態(tài)。 nCS引腳控制著配置器件的輸出，如果在 OE 復位脈沖后， nCS始終保持高電平，計數(shù)器將被禁止， DATA引腳為高阻。當 nCS置低后，地址計數(shù)器和 DATA輸出均使能。 OE 再次置低時，不管 nCS處于何種狀態(tài)，地址計數(shù)器都將復位， DATA引腳置為高阻態(tài) 。 D/A 轉(zhuǎn)換電路 本系統(tǒng)的特性很大程度上取決于 D/A 轉(zhuǎn)換器的性能。主要性能指標是 D/A的轉(zhuǎn)換速度和分辨率 (位數(shù) )。通常，高速 D/A的分辨率較低。目 前常采用 8 位、10 位和 12 位的 D/A 轉(zhuǎn)換器。根據(jù)系統(tǒng)的性能指標本系統(tǒng)采用比較便宜，性能也比較好的 DAC0808 作為 D/A 轉(zhuǎn)換器，它是 8 位的 D/A 轉(zhuǎn)換器，轉(zhuǎn)換時間為150ns。 本系統(tǒng)采用的單片集成 D/A轉(zhuǎn)換器 DAC0808采用的是權(quán)電流型 D/A轉(zhuǎn)換電路，這個器件采用雙級型工藝制作，工作速度較高。 圖 DAC0808的電路結(jié)構(gòu)框圖，圖中 d0～ d7 是 8位數(shù)字量的輸入端，Io 是求和電流的輸出端。 VREF(+) 和 VREF() 接基準電流發(fā)生電路中運算放大器的反相輸入端和同相輸入端。 COMP 供外接補 償電容之用。 VCC和 VEE為正﹑負電源輸入端。 其可應(yīng)用電路圖如下 。其中 LF351是將 DA0808轉(zhuǎn)換后 的電流型模擬量轉(zhuǎn)換成電壓型模擬量。其計算公式為 38121 0 . . .2 4 8 2 5 6o AAAAVv ??? ? ? ????? 河北經(jīng)貿(mào)大學畢業(yè)論文 12 圖 DAC0808 的電路結(jié)構(gòu)框圖 圖 D/A轉(zhuǎn)換電路 河北經(jīng)貿(mào)大學畢業(yè)論文 13 時鐘電路 系統(tǒng)時鐘信號的產(chǎn)生是通過 1M 晶振來產(chǎn)生的，如圖 ： 圖 時鐘電路 采樣保持電路 本系統(tǒng)中 ADG506 的后續(xù)電路就是采樣保持電路，在本 系統(tǒng)中沒有采用專用的采樣保持器，而是采用阻容電路。 采樣保持的原理如圖 ： 圖 采樣保持的原理圖 A1輸入運算放大器 A2輸出運算放大器 K這里可以是多路開關(guān) 為了保證電路不影響輸入信號源，要求 A1具有很高的輸入阻抗； 為了保證 C的電荷不易瀉，要求 A2有很高的輸入阻抗，同時作為輸出級有很低的輸出阻抗，所以 A1和 A2 均工作在跟隨狀態(tài)。 在本系統(tǒng)中采樣保持電路如圖 ： 河北經(jīng)貿(mào)大學畢業(yè)論文 14 圖 采樣保持電路 信號調(diào)理電路 信號調(diào)理電路的作用為將 8路模擬信號放大到課題的技術(shù)要求。 在本系統(tǒng)中信號調(diào)理電路為差動輸入運算電路，差動輸入運算的電路原理如圖 ： 圖 差動輸入運算電路 在圖 中，輸入量 Ui1和 Ui2 分別加到運放的反相端和同相端，輸出電壓UO則仍通過電阻 RF和 R1分壓后反饋到反相端，構(gòu)成負反饋。圖中 R2和 R3的接入是為了使 Rn=Rp以及滿足在差動輸入下的特殊要求。利用疊加原理，可以求出Uo與 Ui Ui2的關(guān)系為 河北經(jīng)貿(mào)大學畢業(yè)論文 15 232 3111 1 iFiFo URR RRRURRU ?????? ??????? ???? 在本系統(tǒng)中差動輸入運算電路是由 LM124 來實現(xiàn)的， LM124 將 D/A 轉(zhuǎn)換電路傳送過來的模擬量放大到所需要的放大倍數(shù)。 在本系統(tǒng)中電路如圖 ： 圖 LM124 的連接圖 LM124 為四運放芯片，供電管腳為 4 引腳（－ 15v）和 11 引腳（＋ 15v）。LM124 主要的性能指標： 內(nèi)部頻率增益補償型 ； 低輸入電壓偏移值： 2mv； 偏移電流： 5NA。 河北經(jīng)貿(mào)大學畢業(yè)論文 16 電源電路 由于本系統(tǒng)各模塊對電源的要求不一致，如 FPGA 芯片的內(nèi)部電壓為＋ 5V,系統(tǒng)其它模塊要求的供電電壓也各有 不同，所以設(shè)計如圖 所示的電源， +15V用 7815得到； 15V用 7915得到； +5V用 7805得到， 780 781 7915內(nèi)部包含限流電路、過熱保護電路、可以防止過載。具有較高的穩(wěn)定度和可靠性。 圖 電源電路 河北經(jīng)貿(mào)大學畢業(yè)論文 17 4 AT28C6 DAC080 ADG506 的時序配合設(shè)計 相關(guān)芯片介紹 AT28C64 AT28C64是一種采用 NMOS／ CMOS工藝制成的 8K8位 28引腳的可用電擦除可編程只讀存儲器。其讀寫像 SRAM 操作一樣，不需要外加任何元器 件。在寫入之前自動擦除。有部分芯片具有兩種寫入方式，一種是字節(jié)寫入方式，還有另一種頁寫入方式。允許在一個寫周期內(nèi)同時對 1個字節(jié)到一頁的若干字節(jié)進行編程寫入。 AT28C64 增加了一種檢測寫周期結(jié)束的方法 :利用增加的引腳 RDY／ BUSY來表示寫操作什么時候完成。當寫操作開始后， RDY／ BUSY輸出為低電平，這時數(shù)據(jù)輸出線呈高阻狀態(tài)，其目的是由于寫操作時間相對很長 ,利用這段時間微處理器可以處理其他任務(wù)。當寫操作結(jié)束時， RDY／ BUSY為輸出高電平，指示微處理器可以進行新的讀寫訪問。增加 RDY／ BUSY 輸出信號線 后，可以簡化寫操作結(jié)束檢測的設(shè)計，否則需要采用硬件定時邏輯或軟件延時循環(huán)來實現(xiàn)此功能。 DAC0808 DA0808主要的性能指標 ： 精度范圍： ? %； 啟動時間： 150ns； 電壓供電范圍： ? ? 18V； 它的管腳連接圖如圖 ： 河北經(jīng)貿(mào)大學畢業(yè)論文 18 圖 DAC0808 的管腳連接圖 時序配合 28C6 DAC080 ADG506的時序配合： DAC0808的轉(zhuǎn)換時間： 150ns（典型值） ； ADG506 的轉(zhuǎn)換時間：（關(guān)斷時間是 50ns） 400 ns（最大值） ； 28C64 的 tACCMAX=250 ns； 圖 28C64的時序： 河北經(jīng)貿(mào)大學畢業(yè)論文 19 圖 AT28C64 的時序 AT28C64 的地址切換后，等 250 ns 后，將數(shù)據(jù)送入 DAC0808； DAC0808等 150 ns 后將數(shù)據(jù)送入 ADG506，在 28C64的地址切換的同時， ADG506的通道也切換，其關(guān)斷時間是 50ns，其切換時間是 400 ns。 結(jié)論： 28C64地址切換時間 +D/A轉(zhuǎn)換時間 = ADG506的通道切換時間，所以基本可以同步工作，在 1/400 ns= M 的范圍內(nèi)。 能夠工作的條件是： ADG506的通道關(guān)斷時間 28C64地址切換時間 ； 28C64地址切換時間 +D/A轉(zhuǎn)換時間 ADG506的通道切換時間 。 即： 在輸出新模擬值之前， ADG506的通道必須關(guān)斷； 在輸出新模擬值之后， ADG506的通道必須導通； 在實際電路中， 28C64的地址切換的速率為： 1ms， ADG506的通道切換的速率為： 1ms。 河北經(jīng)貿(mào)大學畢業(yè)論文 20 5 系統(tǒng)的 VHDL 設(shè)計 MaxplusII 簡介 Altera公司的 MAX+PLUS II開發(fā)環(huán)境是一個完全集成化、易學易用的可編程邏輯設(shè)計環(huán)境，它可以在多種平臺上運行。 MAX+PLUS II是 Mutiple array matrix and programmable logic user system 的縮寫。它所提供的靈活性和高效性是無可比擬的。 MAX+PLUS II開發(fā)系統(tǒng)具有以下特點： 開放的界面 Altera的工作與 EDA廠家緊密結(jié)合，使 MAX+PLUS II軟件可與其它工業(yè)標準的設(shè)計輸入、綜合與校驗工具相連接。設(shè)計人員可以使用 Altra或標準 EDA設(shè)計輸入工具來建立邏輯設(shè)計，使用 MAX+PLUS II編譯器（ Compiler）對 Altera器件設(shè)計進行編譯。 與結(jié)構(gòu)無關(guān) MAX+PLUS II系統(tǒng)的核心是 Compiler支持 Altera公司的 FLEX 10K、 FLEX 8000、 FLEX6000、 MAX9000、 MAX7000、 MAX5000和 Classic可編程邏輯器件系列，提供了業(yè)界唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。 MAX+PLUS II的編譯 器還提供了強大的邏輯綜合與優(yōu)化功能，使用戶比較容易地設(shè)計集成到器件中。 完全集成化 MAX+PLUS II的設(shè)計輸入、處理與校驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試，縮短開發(fā)周期。 豐富的設(shè)計庫 MAX+PLUS II提供了豐富的單元供設(shè)計者調(diào)用，包括 74系列的全部器件和多種的邏輯宏功能（ Macro_Function），可以大大減輕設(shè)計人員的工作量，也可成倍地縮減設(shè)計周期。 模塊化工具 設(shè)計人員可以從各種設(shè)計輸入、處理和校驗選項中進行選擇從而使設(shè)計環(huán)境用戶化，必要時，還可根據(jù)需 要添加新功能。由于 MAX+PLUS II支持各種器件系列，涉及人員不必學習新工具即可支持新結(jié)構(gòu)。 硬件描述語言（ HDL） 河北經(jīng)貿(mào)大學畢業(yè)論文 21 MAX+PLUS II軟件支持各種 HDL設(shè)計輸入選項，包括 VHDL、 Verilog HDL和 Altera自己的硬件描述語言 AHDL。 除了上述特點之外，目前應(yīng)用最廣泛的 MAX+PLUS II FLEX 10KE器件的編譯及仿真，該版本還增強了寄存設(shè)計性能，減少了編譯時間，提高了 Altera 的 VHDL和 Verilog HDL合成工具的效果，大大提高了設(shè)計人員的效率 。 VHDL 語言 VHDL語言簡介 VHDL是 VHSIC Hardware Description Language 的縮寫，其中 VHSIC是 Very High Speed Integrated Circuit 的縮寫。 VHDL的中文全名是超高速集成電路硬件描述語言。 VHDL是美國國防部在 20世紀 70年代末和 80年代初提出的 VHSIC（ Very High Speed Integrated Circuit）計劃的產(chǎn)物。 VHDL既可以被計算機閱讀，又可以被人閱讀，它支持硬件的設(shè)計、驗 證、綜合和測試，并且支持硬件設(shè)計數(shù)據(jù)的交換、維護、修改和硬件的實現(xiàn)。 VHDL語言基本結(jié)構(gòu) 電路基本結(jié)構(gòu)都由實體說明（ Entity Declaration）和構(gòu)造體（ Architecture Boby）兩部分構(gòu)成。 VHDL描述的目的就是給出數(shù)字電路與系統(tǒng)的模型。對應(yīng)于電路的基本結(jié)構(gòu)， VHDL的基本結(jié)構(gòu) =1個實體（ Entity） +若干個結(jié)構(gòu)體（ Architecture），如圖 。在 VHDL中，實體和結(jié)構(gòu)體這兩個結(jié)構(gòu)是必需的，他們可以構(gòu)成最簡單的 VHDL程序。但一個完整的 VHDL語言程 序通常包含實體（ Entity）、結(jié)構(gòu)體（ Architecture）、配置（ Configuration）、包集合（ Package）和庫（ Library）。 河北經(jīng)貿(mào)大學畢業(yè)論文 22 圖 VHDL語言結(jié)構(gòu) VHDL程序設(shè)計 系統(tǒng)的主要功能通過 VHDL編程實現(xiàn)，完整代碼見附錄 2。 定義信號源的實體的程序代碼如下： entity xinhao is port( clk: in std_logic。 s1 : in std_logic。 en: out std_logic。 we: out