基于fpga的直接數(shù)字頻率合成器設計(編輯修改稿)
2025-07-19 13:43 本頁面
【文章內容簡介】 e(clk) then 捕捉時鐘信號上升沿 if a=39。039。then a=0時依次輸出三角波上升沿 if tmp=11111110then tmp:=11111111。 a:=39。139。 else tmp:=tmp+1。 end if。 else a=1時依次輸出三角波下降沿 if tmp=00000001then tmp:=00000000。 a:=39。039。 else tmp:=tmp1。 end if。 end if。 end if。 q=tmp。 輸出信號q=tmp end process。 end behav。 方波產(chǎn)生程序設計 方波產(chǎn)生也是由64個采樣點組成， 64個采樣點的數(shù)據(jù)只有“低電平”和“高電平” 2種狀態(tài)。更改“低電平”和“高電平”出現(xiàn)的比例，可以達到調節(jié)占空比的目的。程序如下：library ieee。use 。use 。entity square isport(clk,reset: in std_logic。 q:out std_logic_vector(7 downto 0))。end square。architecture behav of square issignal a:std_logic。beginprocess(clk,reset)variable tmp:std_logic_vector(7 downto 0)。beginif reset=39。039。then a=39。039。 elsif rising_edge(clk) thenif tmp=11111111thentmp:=00000000。else tmp:=tmp+1。end if。if tmp=10000000thena=39。139。elsea=39。039。end if。end if。end process。process(clk,a)begin if rising_edge(clk)thenif a=39。139。 thenq=11111111。elseq=00000000。end if。end if。end process。end behav。 鋸齒波產(chǎn)生程序設計 產(chǎn)生單調性鋸齒波，因此把地址數(shù)據(jù)進行左移2位，結果送波形DAC就可。 程序如下：LIBRARY ieee。USE 。 LIBRARY altera_mf。USE 。 ENTITY juxing ISPORT (address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0))。END juxing。ARCHITECTURE SYN OF juxing IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。COMPONENT altsyncramGENERIC (clock_enable_input_a : STRING。 clock_enable_output_a : STRING。 init_file : STRING。 intended_device_family : STRING。 lpm_hint : STRING。 lpm_type : STRING。 numwords_a : NATURAL。 operation_mode: STRING。 outdata_aclr_a: STRING。 outdata_reg_a : STRING。 ram_block_type : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL )。 PORT (clock0 : IN STD_LOGIC 。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0))。 END COMPONENT。 BEGIN q = sub_wire0(9 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = CLOCK0, ram_block_type = M4K, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0)。 END SYN。 頂層仿真設置波形選擇位，以方便控制各種波形的顯示。仿真結果如圖51所示。頻率控制字為2的仿真波形頻率控制字為12的仿真波形頻率控制字為13的仿真波形圖51 波形仿真結果六、DAC0832接口電路及程序設計 DAC0832接口電路設計 （1）FPGA_IO18向DAC0832的數(shù)據(jù)輸入口（DI0DI7）輸送數(shù)據(jù)。 （2）FPGA_IO9提供DAC0832數(shù)據(jù)鎖存允許控制信號ILE，高電平有效。 （3）FPGA_IO10提供DAC0832控制信號（CS：片選信號；Xfer：數(shù)據(jù)傳輸控制信號；WRWR2：DAC寄存器寫選通信號），低電平有效； （4）IoutIoutRfb與運算放大器LM324完成電流/電壓的轉換（DAC0832屬電流輸出型）；
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