【文章內(nèi)容簡(jiǎn)介】 產(chǎn)的一種8位逐次逼近、雙通道模數(shù)轉(zhuǎn)換器。串行輸出可配置為和標(biāo)準(zhǔn)移位寄存器或微處理器接口，其多路器可用軟件配置為單端或差分輸入，差分的模擬電壓輸入可以抑制共模電壓，但輸入基準(zhǔn)電壓不可以調(diào)整大小，在內(nèi)部已經(jīng)連到。其體積小，兼容性強(qiáng)，性價(jià)比較高。圖320是串行ADC轉(zhuǎn)換器ADC0832的引腳圖。ADC0832的主要性能參數(shù)是：8位分辨率；易于和微處理器接口或獨(dú)立使用；用5V基準(zhǔn)電壓；多路器選擇的雙通道，可單端或差分輸入選擇；單5V供電，輸入范圍為0~5V；輸入和輸出與TTL和CMOS兼容；在Fclock=250KHz時(shí)，轉(zhuǎn)換時(shí)間為32us?？偡钦{(diào)整誤差為+/1LSB。從以上兩種芯片的性能來(lái)看，TLC549的轉(zhuǎn)換時(shí)間較短，總失調(diào)誤差也小于ADC0832，且供電電壓范圍大，從以上幾方面來(lái)看，選擇TLC549芯片更好，更易實(shí)現(xiàn)AD轉(zhuǎn)換的功能。圖317 TLC549引腳圖圖318 串行ADC轉(zhuǎn)換器TLC549內(nèi)部結(jié)構(gòu)圖319 TLC549的時(shí)序關(guān)系圖320 串行ADC轉(zhuǎn)換器ADC0832芯片引腳 圖321為線性變換電路和串行AD轉(zhuǎn)換的電路圖。圖321 線性變換電路和串行AD轉(zhuǎn)換 數(shù)碼管顯示電路數(shù)碼管顯示電路部分采用的是4位共陰極數(shù)碼管。圖322是四位數(shù)碼管元器件圖。 本畢業(yè)設(shè)計(jì)采用的是集成在FPGA開(kāi)發(fā)板上的數(shù)碼管顯示電路模塊。圖322 四位數(shù)碼管下面對(duì)數(shù)碼管的結(jié)構(gòu)進(jìn)行介紹。內(nèi)部的四個(gè)數(shù)碼管共享a~dp這8根數(shù)據(jù)線，因?yàn)槔锩嬗兴膫€(gè)數(shù)碼管，所以它有四個(gè)公共端，加上a~dp，共有12個(gè)引腳，下圖323便是一個(gè)共陰的四位數(shù)碼管的內(nèi)部結(jié)構(gòu)圖（共陽(yáng)極與共陰極接法相反）。引腳排列是從左下角的那個(gè)腳（1腳）開(kāi)始，以逆時(shí)針?lè)较蛞来螢?~12腳，下圖中的數(shù)字與之一一對(duì)應(yīng)。圖323 四位數(shù)碼管共陰極接法管腳順序：從數(shù)碼管的正面觀看，以第一腳為起點(diǎn)，管腳的順序是逆時(shí)針?lè)较蚺帕小?6是公共腳。A11 B7 C4 D2 E1 F10 G5 DP3數(shù)碼管顯示電路的原理圖如圖324所示。圖324 四位數(shù)碼管顯示電路原理圖 內(nèi)部電路圖用ISE這個(gè)集成開(kāi)發(fā)環(huán)境來(lái)編寫控制和顯示模塊的程序，其邏輯控制連接所形成的內(nèi)部電路結(jié)構(gòu)如圖325所示。內(nèi)部的控制模塊主要由以下幾部分組成：采樣率分頻模塊、頻率或峰值檢測(cè)、串行ADC控制模塊、頻率或峰值顯示選擇、數(shù)碼管驅(qū)動(dòng)和控制邏輯等五個(gè)模塊。圖325 A/D轉(zhuǎn)換電路的內(nèi)部結(jié)構(gòu)圖 下載引腳鎖定當(dāng)把所編寫的各個(gè)模塊的VHDL程序測(cè)試仿真正確后，通過(guò)下載數(shù)據(jù)線將FPGA開(kāi)發(fā)板與PC機(jī)相連，將形成的最終的比特流文件下載到FPGA中。將各部分硬件模塊與FPGA開(kāi)發(fā)板通過(guò)接口連接，形成一個(gè)完整地系統(tǒng)。引腳下載如圖326(a)、(b)、(c)所示。326(a)326(b)圖326(c) 引腳下載圖4 軟件設(shè)計(jì) 軟件設(shè)計(jì)結(jié)構(gòu)軟件設(shè)計(jì)完成功能就是應(yīng)用FPGA的開(kāi)發(fā)環(huán)境ISE通過(guò)編寫程序來(lái)實(shí)現(xiàn)所要完成的功能。本設(shè)計(jì)所要完成的軟件設(shè)計(jì)主要有以下模塊：采樣率分頻模塊、頻率或峰值檢測(cè)、串行ADC控制模塊、頻率或峰值顯示選擇、數(shù)碼管驅(qū)動(dòng)和控制邏輯等五個(gè)模塊，如圖41所示。圖41 軟件設(shè)計(jì)的內(nèi)部結(jié)構(gòu)下面首先對(duì)FPGA器件的開(kāi)發(fā)過(guò)程、所用的VHDL語(yǔ)言進(jìn)行介紹。 FPGA器件的開(kāi)發(fā)FPGA的設(shè)計(jì)流程FPGA的基本開(kāi)發(fā)流程包括：設(shè)計(jì)輸入、設(shè)計(jì)仿真、設(shè)計(jì)綜合、布局布線和配置。下面逐一介紹。圖42是FPGA開(kāi)發(fā)的一般流程。(1) 設(shè)計(jì)輸入設(shè)計(jì)輸入主要有兩種方式：原理圖輸入和HDL輸入。一般FPGA廠家都同時(shí)支持這兩種輸入方式。原理圖設(shè)計(jì)，雖然直觀，但可移植性差，規(guī)范度低。所以大多數(shù)FPGA工程師采用HDL輸入方式。(2) 設(shè)計(jì)仿真包括功能仿真和時(shí)序仿真兩種部分。功能仿真忽略了綜合和布局布線導(dǎo)致的時(shí)延等因素，僅僅從邏輯功能上進(jìn)行仿真。在功能仿真完成后，還必須通過(guò)時(shí)序仿真做進(jìn)一步驗(yàn)證，發(fā)現(xiàn)并修正時(shí)序問(wèn)題。(3) 設(shè)計(jì)綜合將HDL語(yǔ)言生成用于布局布線的網(wǎng)表和相應(yīng)的約束。綜合效果直接導(dǎo)致設(shè)計(jì)的性能和邏輯門的利用效率，許多FPGA開(kāi)發(fā)商都支持第三方綜合和仿真工具。(4) 布局布線布局布線工具利用綜合生成的網(wǎng)表，在FPGA內(nèi)部進(jìn)行布局布線，并且會(huì)生成一個(gè)可以用于配置的比特流文件，布局布線工具與可編程邏輯器件的工藝及其布線資源密切相關(guān)，一般FPGA生產(chǎn)商都會(huì)直接提供。(5) 配置將產(chǎn)生的比特流文件通過(guò)下載器下載到FPGA內(nèi)部或FPGA外的配置芯片中。常用的配置模式有主動(dòng)模式和被動(dòng)模式。在主動(dòng)模式下，F(xiàn)PGA上電后自動(dòng)將配置數(shù)據(jù)從相應(yīng)的外部存儲(chǔ)器讀入到內(nèi)部的SRAM中，實(shí)現(xiàn)內(nèi)部結(jié)構(gòu)映射。在被動(dòng)模式下，F(xiàn)PGA作為從屬器件，由相應(yīng)的控制電路或者微處理器提供配置所需的時(shí)序，實(shí)現(xiàn)配置數(shù)據(jù)的下載[7]。 硬件描述語(yǔ)言的介紹知道了FPGA的內(nèi)部構(gòu)造，用硬件描述語(yǔ)言(HDL)作為高級(jí)語(yǔ)言來(lái)描述基于FPGA實(shí)現(xiàn)的電路來(lái)配置FPGA的內(nèi)部構(gòu)造。硬件描述語(yǔ)言最初是用于記錄硬件狀態(tài)，隨后，這種描述可以用于在通用處理器上進(jìn)行硬件電路的仿真。將HDL資源轉(zhuǎn)為適合通用處理器處理的形式以模仿其描述的硬件，該過(guò)程稱之為仿真。仿真被證明是開(kāi)發(fā)硬件并在實(shí)際生產(chǎn)之前驗(yàn)證其功能是否正確的非常有效的工具，最后開(kāi)始綜合硬件，即利用硬件描述語(yǔ)言對(duì)特定器件自動(dòng)生成邏輯配置。雖然仿真能提供豐富的構(gòu)建辦法幫助設(shè)計(jì)者測(cè)試分析其設(shè)計(jì)，但許多構(gòu)建方法卻超出了在硬件上物理實(shí)現(xiàn)的能力范圍，或是綜合為FPGA資源的效率很低。只有幾種硬件描述語(yǔ)言能被用于硬件的綜合設(shè)計(jì)。最流行的硬件描述語(yǔ)言為VHDL、Verilog。VHDL表示VHSIC硬件描述語(yǔ)言，可以用來(lái)描述數(shù)字電路。在仿真中，VHDL源文件會(huì)被分析，其行為描述以網(wǎng)表的方式給出。網(wǎng)表是邏輯單元以及它們連接方式的計(jì)算機(jī)表示形式。邏輯單元通常為AND/OR/NOT邏輯門，或使目標(biāo)有意義的特定原語(yǔ)集。電路狀態(tài)由輸入流決定，該輸入流稱為測(cè)試向量，既可以手動(dòng)生成，也可以通過(guò)程序/腳本生成。生成測(cè)試向量且驅(qū)動(dòng)器器件測(cè)試的組件通常稱為測(cè)試平臺(tái)[8]。在VHDL中有兩種主要的書寫硬件描述的風(fēng)格或形式。它們都是有效的VHDL代碼，但對(duì)硬件的建模不一樣。這將影響到綜合、仿真，以及在某些情況下影響到設(shè)計(jì)者的生產(chǎn)效率。兩種形式為：結(jié)構(gòu)/數(shù)據(jù)流描述方式是由邏輯單元以及信號(hào)描述。數(shù)據(jù)流是一種結(jié)構(gòu)化描述方式，具有語(yǔ)法支持，使得其更容易表達(dá)布爾邏輯。行為描述方式是由一種命令式的語(yǔ)言描述輸出如何與輸入相關(guān)聯(lián)的進(jìn)程。第三種風(fēng)格是將結(jié)構(gòu)式和行為級(jí)描述混合起來(lái)的一種風(fēng)格。另一種常用的硬件描述語(yǔ)言是Verilog。Verilog與VHDL有諸多相似之處，它們最初都用來(lái)描述硬件電路的設(shè)計(jì)。Verilog被認(rèn)為沒(méi)有VHDL那樣繁瑣，一般使用起來(lái)相對(duì)簡(jiǎn)單，對(duì)于熟悉像C++或Java之類命令式編碼風(fēng)格的設(shè)計(jì)者更是如此。與VHDl相比，Verilog更像是電路的文本表示。設(shè)計(jì)者使用Verilog仿真電路，這些電路最終會(huì)被該語(yǔ)言支撐的硬件綜合[9]。 圖42 FPGA開(kāi)發(fā)的一般流程在Verilog中有三種主要的書寫硬件描述的風(fēng)格或形式。這些風(fēng)格都與特定的有效VHDL代碼對(duì)應(yīng)，只是其對(duì)硬件的建模方式不同。這影響了綜合、仿真、甚至有些時(shí)候影響到了設(shè)計(jì)者的生產(chǎn)效率。這些形式的描述如下所示：門級(jí)建模電路以邏輯單元進(jìn)行描述。結(jié)構(gòu)電路以模塊進(jìn)行描述。行為級(jí)電路是使用命令式語(yǔ)言描述輸出如何跟輸入關(guān)聯(lián)。但是還有其他可用的HDL，為了提高生產(chǎn)效率，systemC、handelC以及impulse嘗試合并軟件系統(tǒng)和硬件系統(tǒng)，來(lái)為設(shè)計(jì)者提供更高級(jí)的語(yǔ)言[10]。下圖43為本設(shè)計(jì)所用到的Xilinx FPGA的開(kāi)發(fā)板。圖43 Xilinx FPGA開(kāi)發(fā)板 軟件編程基于ISE的模數(shù)混合設(shè)計(jì)中，最重要的部分就是軟件的設(shè)計(jì)。進(jìn)行程序設(shè)計(jì)前，根據(jù)系統(tǒng)功能及操作過(guò)程列出程序簡(jiǎn)單的功能流程分析，再對(duì)功能塊進(jìn)行劃分，根據(jù)設(shè)計(jì)要求用VHDL語(yǔ)言對(duì)各個(gè)模塊進(jìn)行編程，最后形成頂層文件，在ISE環(huán)境下進(jìn)行編譯與仿真，檢查所編程序是否運(yùn)行正確。如果出現(xiàn)錯(cuò)誤，需要進(jìn)行修改，直到完全通過(guò)為止。具體模塊設(shè)計(jì)在下面介紹。 ISE的介紹ISE具有界面友好、操作簡(jiǎn)單的特點(diǎn)，再加上Xilinx的FPGA芯片占有很大的市場(chǎng)，使其成為非常通用的FPGA工具軟件。ISE作為高效的EDA設(shè)計(jì)工具集合，與第三方軟件揚(yáng)長(zhǎng)避短，使軟件功能越來(lái)越強(qiáng)大，為用戶提供了更加豐富的Xilinx平臺(tái)。ISE開(kāi)發(fā)流程，包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)（翻譯、映射和布局布線）、編程與配置等。開(kāi)發(fā)流程圖如圖45所示。圖45 ISE的開(kāi)發(fā)流程圖下面分別對(duì)每個(gè)步驟作簡(jiǎn)要說(shuō)明[11]。設(shè)計(jì)規(guī)劃：對(duì)設(shè)計(jì)架構(gòu)、成本、功能等進(jìn)行規(guī)劃、評(píng)估。設(shè)計(jì)輸入：主要包括語(yǔ)言和原理圖兩種輸入方式，還包括狀態(tài)機(jī)輸入、IP輸入方 式等多種輔助輸入方式。行為仿真：對(duì)源代碼設(shè)計(jì)或者綜合后網(wǎng)表文件進(jìn)行仿真，以驗(yàn)證代碼級(jí)設(shè)計(jì)的正確性。綜合：綜合工具包括第三方的synplify、precision、Xilinx的綜合工具XST。XST綜合的過(guò)程是將HDL設(shè)計(jì)轉(zhuǎn)換為Xilinx專用的網(wǎng)表文件——NGC文件，它包含了邏輯設(shè)計(jì)數(shù)據(jù)和約束信息，XST工具將NGC網(wǎng)表文件置于項(xiàng)目目錄中，并作為翻譯工具NGCBuild的輸入。第三方工具綜合工具將HDL設(shè)計(jì)轉(zhuǎn)換為EDIF文件和NCF約束文件。實(shí)現(xiàn)：包括翻譯、映射和布局布線3個(gè)主要過(guò)程。翻譯：將多個(gè)網(wǎng)表文件、約束文件合并后輸出一個(gè)設(shè)計(jì)文件NCF。映射：將網(wǎng)表中的邏輯符號(hào)轉(zhuǎn)換為相應(yīng)的物理組件。布局布線：布局、連接組件、提取時(shí)序信息到報(bào)告中。翻譯后仿真：驗(yàn)證翻譯后的設(shè)計(jì)的正確性。映射后仿真:驗(yàn)證映射后的設(shè)計(jì)的正確性。布局布線后仿真：驗(yàn)證布局布線后的設(shè)計(jì)的正確性，包括FPGA內(nèi)部組件及布線延時(shí)信息，仿真結(jié)果接近實(shí)際。靜態(tài)時(shí)序分析：驗(yàn)證設(shè)計(jì)時(shí)序是不是滿足要求。若不滿足，則需要通過(guò)修改代碼、添加時(shí)序約束、修改實(shí)現(xiàn)屬性等方式。編程/配置：產(chǎn)生用于配置FPGA的位流文件，或者產(chǎn)生用于編程FLASH的mcs/svf文件等，并通過(guò)iMPACT工具進(jìn)行編程/配置[12]。 采樣率分頻時(shí)鐘的程序設(shè)計(jì)軟件設(shè)計(jì)的采樣率分頻時(shí)鐘模塊圖，如下圖圖46所示。該模塊的主要功能是通過(guò)采樣率分頻時(shí)鐘的分頻工作原理產(chǎn)生兩種不同的信號(hào)，分別為：clk1MHz、clk1KHz。其中clk1MHz:為1MHz時(shí)鐘信號(hào)，提供給ADC的串行輸入時(shí)鐘；clk1KHz:為1KHZ時(shí)鐘信號(hào)，提供給內(nèi)部的十進(jìn)制數(shù)到BCD碼的轉(zhuǎn)換。該模塊的外部引腳輸入輸出及其功能分別為：輸入端：為外部所提供的50MHz時(shí)鐘；輸出端：產(chǎn)生clk1MHz、clk1KHz兩種不同頻率的信號(hào)。圖46 采樣率分頻時(shí)鐘外部框1) 采樣率分頻時(shí)鐘的程序流程分析分頻器用于對(duì)較高頻率的時(shí)鐘進(jìn)行分頻操作，從而得到較低頻率的信號(hào)，工作原理就是計(jì)數(shù)。由采樣率分頻時(shí)鐘的外部框圖可以看出，該模塊輸入50MHz的信號(hào)輸出兩個(gè)不同頻率的信號(hào)，分別為1MHz,1KHz信號(hào)。當(dāng)輸入50MHz的sysclk引腳的信號(hào)發(fā)生變化時(shí)，程序啟動(dòng)運(yùn)行。采樣率分頻時(shí)鐘ioclk的源程序見(jiàn)附錄1。具體的程序思路為：當(dāng)sysclk位高電平時(shí)，開(kāi)始計(jì)數(shù)。當(dāng)輸入信號(hào)計(jì)數(shù)大于25，小于50時(shí)，輸出為高電平；當(dāng)輸入信號(hào)計(jì)數(shù)小于25時(shí)，輸出為低電平。然后在輸出端就可以得到頻率為1MHZ的信號(hào)，此即是1MHZ分頻器的原理。 下面是1MHZ分頻模塊的程序。if rising_edge(sysclk) then t:=t+1。 if t50 then if t25 then clk1M=39。039。 else clk1M=39。139。 end if。 else t:=0。 end if。 end if。同理，當(dāng)輸入信號(hào)計(jì)數(shù)大于500，小于1000時(shí)，輸出為高電平；當(dāng)輸入信號(hào)計(jì)數(shù)小于500時(shí)，輸出低電平，重復(fù)此計(jì)數(shù)，在輸出端可以得到一個(gè)頻率為1KHz的信號(hào)，此為1KHz分頻器的原理。下面的為1KHz分頻模塊的程序。if rising_edge(clk1M) then t:=t+1。 if t1000 then if t500 then clk1K =39。039。 else clk1K=39。139。 end if。 else t:=0。 end if。 end if。2) 采樣率分頻時(shí)鐘的仿真圖.輸入信號(hào)sysclk是50mhz,輸出信號(hào)分別為clk1MHz端輸出1MHz,clk1KHz端輸出1KHz。由信號(hào)的頻率可知，clk1MHz是sysclk信號(hào)經(jīng)過(guò)50分頻得到的，(a)、(b)采樣率分頻時(shí)鐘仿真圖可看出，clk1MHz是sysclk信號(hào)的50分頻，clk1KHz是sysclk信號(hào)的50000分頻，可驗(yàn)證程序編寫的正確性。圖47(a) 采樣率分頻時(shí)鐘仿真圖圖47(b) 采樣率分頻時(shí)鐘仿真圖 頻率和峰值計(jì)算的程序設(shè)計(jì)軟件設(shè)計(jì)的頻率和峰值計(jì)算模塊圖如圖48所示。該模塊的功能是將來(lái)自串行ADC控制器輸出的用于時(shí)鐘觸發(fā)的信號(hào)和來(lái)自串行ADC控制器輸出的并行數(shù)據(jù)，通過(guò)找峰峰值等轉(zhuǎn)換成電壓或頻率的BCD編碼。其中，頻率和峰值計(jì)算的外部框圖引腳如下面介紹： clk: 來(lái)自分頻器的1KHzclr: 來(lái)自外部的復(fù)位信號(hào)ncs: 來(lái)自串行ADC控制器輸出的用于時(shí)鐘觸發(fā)的信號(hào)D_in: 來(lái)自串行ADC控制器輸出的并行數(shù)據(jù)V_BCD_dout: 輸出的描述信號(hào)峰值的BCD碼