基于fpga的時(shí)鐘提取電路的設(shè)計(jì)(編輯修改稿)
2025-07-15 15:43 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 斷輸入碼元脈沖邊沿抖動(dòng)的功能，因此也具有鎖相環(huán)的自適應(yīng)性。由以上分析可知，當(dāng)輸入碼元出現(xiàn)抖動(dòng)而使得輸出時(shí)鐘沒(méi)有和碼元對(duì)齊之后，下一個(gè)碼元跳變沿就會(huì)重新對(duì)齊。這種自適應(yīng)性比鎖相環(huán)的自適應(yīng)反應(yīng)更迅速。方案三中：FPGA硬件閉環(huán)電路編程具有靈活性比軟件差、時(shí)序復(fù)雜、調(diào)試難度大等缺點(diǎn)。從前面的分析可知 ,硬件開(kāi)環(huán)位同步電路能夠較好地發(fā)揮 FPGA高速數(shù)據(jù)處理能力的優(yōu)勢(shì) ,有效地降低了調(diào)試難度 ,適于FPG A片上系統(tǒng)的同步設(shè)計(jì)。該位同步方案的應(yīng)用實(shí)現(xiàn)了無(wú)線數(shù)字接收中位同步電路從軟件模塊向硬件模塊的轉(zhuǎn)化 ,大幅度提高了位同步對(duì)高速數(shù)據(jù)接收的適應(yīng)能力 ,為無(wú)線短時(shí)突發(fā)數(shù)據(jù)信號(hào)接收的位同步提供了一種適用的硬件實(shí)現(xiàn)方案。 方案選擇基于實(shí)用，硬件簡(jiǎn)單，且所對(duì)應(yīng)的相位鎖定誤差較小，易于編程實(shí)現(xiàn)的特點(diǎn)，我選擇選擇方案二3 單元模塊設(shè)計(jì) 各單元模塊功能介紹及電路設(shè)計(jì)本系統(tǒng)由一個(gè)跳變沿捕捉模塊、一個(gè)狀態(tài)寄存器和一個(gè)可控計(jì)數(shù)器共三部分組成，整個(gè)系統(tǒng)的原理框圖如圖4所示，其中data_in是輸入系統(tǒng)的串行信號(hào)，clock是頻率為串行信號(hào)碼元速率2N倍的高精度時(shí)鐘信號(hào)，pulse_out是系統(tǒng)產(chǎn)生的與輸入串行信號(hào)每個(gè)碼元位同步的脈沖信號(hào)，即位同步時(shí)鐘。 跳變沿捕捉模塊設(shè)計(jì)模塊的具體功能 跳變沿捕捉模塊的輸入也就是整個(gè)的輸入data_in和clock。當(dāng)data_in發(fā)生跳變時(shí)，無(wú)論是上升沿或是下降沿，捕捉模塊都將捕捉所發(fā)生的這次跳變，并產(chǎn)生一個(gè)脈沖信號(hào)clear，這個(gè)clear信號(hào)所反應(yīng)的就是輸入信號(hào)發(fā)生跳變的時(shí)刻。然后以它為基準(zhǔn)，就可以有效地提取輸入串行信號(hào)的同步時(shí)鐘。模塊的具體實(shí)現(xiàn)（代碼）module pcheckcapture (pcout,int0,pcclk)。input pcclk,int0。output pcout。reg pctemp1,pctemp2。always@ (posedge pcclk) begin pctemp1=int0。 pctemp2=pctemp1。endassign pcout=pctemp1^pctemp2。endmodule模塊的實(shí)現(xiàn)效果（仿真波形）圖6 跳變沿捕捉模塊電路RTL視圖圖7 跳變沿捕捉模塊電路仿真圖其中Int0為串行輸入信號(hào)，PCclk為輸入系統(tǒng)的高精度時(shí)鐘信號(hào)，本模塊的輸出Pcout對(duì)應(yīng)于圖7中的clear信號(hào)，它同時(shí)又接入狀態(tài)寄存器模塊的Psclr和可控計(jì)數(shù)器模塊的clr。 狀態(tài)寄存器模塊設(shè)計(jì) 模塊的具體功能狀態(tài)寄存器有兩個(gè)輸入，分別接跳變沿捕捉模塊的輸出clear和可控計(jì)數(shù)器的輸出pulse_out，當(dāng)clear信號(hào)的上升沿到來(lái)時(shí)，此狀態(tài)寄存器的輸出k被置1，之后在pulse_out和k信號(hào)本身的控制下，k在pulse_out和k信號(hào)上產(chǎn)生一個(gè)脈沖之后被置0，這個(gè)k為一般連接到可控計(jì)數(shù)器的控制端。 模塊的具體實(shí)現(xiàn)（代碼）（其中輸入信號(hào)Psclr來(lái)自跳變沿捕捉模塊，另一個(gè)輸入信號(hào)Pss則來(lái)自可控計(jì)數(shù)器的輸出s）module pchecksreg (psout,pss,psclr)。input pss。input psclr。output psout。wire pstemp。 reg psout。assign pstemp=~(pss amp。 psout)。always @(posedge pstemp or posedge psclr) begin if (psclr==139。b1) psout=1。 else psout=~psout。 endendmodule 模塊的實(shí)現(xiàn)效果（仿真波形）圖8 狀態(tài)寄存器模塊仿真圖 可控計(jì)數(shù)器模塊設(shè)計(jì) 模塊的具體功能整個(gè)系統(tǒng)工作時(shí)，當(dāng)輸入信號(hào)data_in發(fā)生跳變時(shí)，跳變沿捕捉將可以捕捉到這次跳變，并產(chǎn)生一個(gè)脈沖信號(hào)clear，此clear信號(hào)可以將可控計(jì)數(shù)器的計(jì)數(shù)值清零，同時(shí)將狀態(tài)寄存器的輸出k置1，并送入可控計(jì)數(shù)器中，以使計(jì)數(shù)器進(jìn)行模塊為N2的計(jì)數(shù)，待計(jì)滿后，便可輸出脈沖信號(hào)pulse_out，此信號(hào)一方面可作為整個(gè)系統(tǒng)輸出的位同步時(shí)鐘信號(hào)，另一方面，它也被接進(jìn)了狀態(tài)寄存器，以控制其輸出k在計(jì)數(shù)器完成N2的計(jì)數(shù)后就變?yōu)?，并在沒(méi)有clear脈沖信號(hào)時(shí)使K保持為0，從而使可控計(jì)數(shù)器的模保持為2N，直到輸入信號(hào)data_in出現(xiàn)新的跳變沿并產(chǎn)生新的clear脈沖信號(hào)，由以上原理可見(jiàn)，在輸入信號(hào)為連“1”或連“0”的情況下，只要系統(tǒng)使用的時(shí)鐘信號(hào)足夠精確，就可以保證在一定時(shí)間里輸出滿足要求的位同步時(shí)鐘，而在輸入信號(hào)發(fā)生跳變時(shí)，系統(tǒng)又會(huì)捕捉下這個(gè)跳變沿并以此為基準(zhǔn)輸出位同步時(shí)鐘。 模塊的具體實(shí)現(xiàn)（代碼）(其中三個(gè)輸入信號(hào)k、clr、clk分別對(duì)應(yīng)于k、clear、clock，輸出信號(hào)s對(duì)應(yīng)于pulse_out。)module pcheckcounter (s,k,clr,clk)。input k,clr,clk。output s。wire k。reg s。reg [7:0]t。parameter N=839。b00000111。always @(posedge clk or posedge clr)begin if(clr==1) begin s=0。 t=0。 endelse begin if(k==0) begin if(t==2*N1) begin t=0。 s=1。 endelse begin t=t+1。 s=0。 end endelse begin if(t==N2) begin t=0。 s=1。 endelse begin t=t+1。 s=0。 end end
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