【文章內(nèi)容簡(jiǎn)介】 IC 設(shè)計(jì)仿真；而這里是用它的第一種用處，即直接使用。 器件簡(jiǎn)介 （ FLEX10K系列） FLEX10K 系業(yè)以工業(yè)上最大的 PLD（達(dá)到 10 萬(wàn)門）為特征，包括嵌入式陣列、多組低延時(shí)時(shí)鐘和內(nèi)部三總線等結(jié)構(gòu)特性，提供了復(fù)雜邏輯設(shè)計(jì)所需的性能和利用主系統(tǒng)集成的要求。 FLEX10K 器件可理想地用于復(fù)雜門陣列的各種場(chǎng)合。 FLEX10K 器件包含一個(gè)優(yōu)化接口，允許微處理器對(duì) FLEX10K 器件進(jìn)行串行或并行、同步或異步配置。該優(yōu)化接口使微處理器把 FLEX10K 器件當(dāng)做存儲(chǔ)器來(lái)處理，并且通過寫入虛擬存儲(chǔ)地址進(jìn)行配置，這樣設(shè)計(jì)者就很容易重新配置器件， 其結(jié)構(gòu)框圖如下： 圖 23 FLEX10K 器件的結(jié)構(gòu)框圖 6 從上圖可以看到，每組 LE 連接到 LAB,LAB 被分成行和列，每行包含一個(gè) EAB。 LAB和 EAB 由快速通道互相連接。 IOE 位于行通道和列通道的兩端。 FLEX10K 器件提供了 6個(gè)專用輸入引腳，驅(qū)動(dòng)觸發(fā)器控制輸入，以保證高速、低擺 率控制信號(hào)的有效分配。FLEX10K 器件的結(jié)構(gòu)類似于嵌入式門陣列。由于有標(biāo)準(zhǔn)的門陣列，嵌入式門陣列在通用的門海結(jié)構(gòu)中實(shí)現(xiàn)一般邏輯。除此之外，嵌入式門陣列有專門的芯片面積以實(shí)現(xiàn)大的專用功能。嵌入式門陣列在減少芯片面積的同時(shí)具有比標(biāo)準(zhǔn)門陣列更快的速度，這是通過嵌入在硅里的宏函數(shù)完成的。然而嵌入的宏函數(shù)不能被用戶化，限制了設(shè)計(jì)者選項(xiàng)。相 比之下，F(xiàn)LEX10K 器件是可編程的，在調(diào)試時(shí)，給設(shè)計(jì)者提供了實(shí)現(xiàn)重復(fù)設(shè)計(jì)改變過程中對(duì)嵌入宏函數(shù)和一般邏輯的完全控制。 每個(gè) FLEX10K 器件包含一個(gè)實(shí)現(xiàn)存儲(chǔ)和專用邏輯功能的嵌入陣和一個(gè)實(shí)現(xiàn)一般邏輯的邏輯陣列。嵌入陣列和邏輯陣列的結(jié)合提供了嵌入式門陣列的高性能和高密度，可以使設(shè)計(jì)者在某個(gè)器件上實(shí)現(xiàn)一個(gè)完整的系統(tǒng)。要特別注意在使用時(shí)，需加入一個(gè) ROM 存儲(chǔ)器來(lái)裝載數(shù)據(jù) （若選用 CPLD 的器件可以不用附加外部存儲(chǔ)器） 。 邏輯陣列由邏輯塊（ LAB）構(gòu)成，每個(gè) LAB 包含 8 個(gè)邏輯單元和一個(gè)局部連接。每個(gè)邏輯單元有一個(gè) 4 輸 入查找表、一個(gè)可編程觸發(fā)器和一個(gè)實(shí)現(xiàn)進(jìn)位和級(jí)聯(lián)功能的專用信號(hào)路徑。 LAB 中的 8 個(gè)邏輯單元可用來(lái)產(chǎn)生中規(guī)模邏輯塊，比如 8 比特計(jì)數(shù)器、地址譯碼器或狀態(tài)機(jī)，或者通過邏輯陣列塊結(jié)合產(chǎn)生更大的邏輯塊。 每個(gè) I/O 管腳由位于快速互連通道的每個(gè)行、列兩端的 I/O 單元（ IOE）輸入，每個(gè) IOE 包含一個(gè)雙向 I/O 緩沖器和一個(gè)觸發(fā)器。這個(gè)觸發(fā)器可用數(shù)據(jù)輸入、輸出或雙向信號(hào)的輸出或輸入寄存器。 7 3 VHDL語(yǔ)言程序設(shè)計(jì) 模塊一 寄存器 寄存器模塊中有 6 個(gè)寄存器 M0 到 M5，可存儲(chǔ) 6 個(gè) BCD 碼形式的密碼 數(shù)據(jù)。 6 位寄存器的在這里的主要功能是寄存要保存的密碼，和將保存的密碼與使用者輸入的密碼進(jìn)行比較，以確認(rèn)其身份。 architecture behave of shifter is signal m0: std_logic_vector(3 downto 0)。 … signal m5: std_logic_vector(3 downto 0)。 begin process(clk) begin if clk=39。139。 and clk39。event then if en=39。139。 then 密碼脈沖作為使能信號(hào) case addr is when 001 = if reg_wr=39。139。 then m0=data_in。 else data_out=m0。 end if。 … end if。 end process。 end architecture behave。 以下是仿真圖的信號(hào)端口 說明 —— 讀 /寫時(shí)鐘： CLK,讀 /寫信號(hào)： REG_WR,使能： EN，地址： ADDR,數(shù)據(jù)輸入： DATA_IN,數(shù)據(jù)輸出： DATA_OUT。 M0 到 M5 分別寄存了從DATA_IN 輸入的秘密，根據(jù) ADDR 的值決定寄存在哪一個(gè)里。 8 圖 31 模塊一 寄存器的仿真圖 模塊二 控制電路 電鎖控制電路是整個(gè)電路的控制中心，是這個(gè)電路設(shè)計(jì)的核心部分，也是本設(shè)計(jì)的重點(diǎn)與難點(diǎn)。但是用 VHDL語(yǔ)言設(shè)計(jì)控制電路的程序編寫并不難，因?yàn)樗O(shè)計(jì)的狀態(tài)多，所以設(shè)計(jì)占用的篇幅較多而已。 而且 理解程序也不難，設(shè)計(jì)時(shí)只要根據(jù)設(shè)計(jì)的狀態(tài)轉(zhuǎn)移圖編寫程序就可以了。要想使所設(shè)計(jì)的密碼 鎖具有什么樣的功能，就要根據(jù)設(shè)計(jì)的控制電路。以后想更新密碼鎖的功能，也可直接在控制模塊修改程序即可。又因?yàn)樗糜布?FPGA,則更新密碼鎖的功能不必再更新硬件，只需更新軟件。 控制模塊采用有限狀態(tài)機(jī)設(shè)計(jì)，將系統(tǒng)分為 7個(gè)狀態(tài)，即開鎖狀態(tài)（ OUTLOCK）、安鎖狀態(tài)（ INLOCK）、輸入密碼狀態(tài)（ PS_INPUT）、密碼初驗(yàn)狀態(tài) (PS_RIGHT)、密碼初驗(yàn)錯(cuò)誤狀態(tài)（ PS_WRONG）、報(bào)警狀態(tài)（ ALARM）及修改密碼狀態(tài)（ PS_CHANGE）。編程時(shí)直接按照下面的狀態(tài)轉(zhuǎn)換圖，其狀態(tài)轉(zhuǎn)換 如圖： 9 圖 32 控制模塊的狀態(tài)轉(zhuǎn)換圖 architecture face of kongzhi is constant key_active:std_logic:=39。139。 type state_type is(outlock,inlock,ps_input,ps_right,ps_wrong,alarm,ps_change)。 signal state:state_type。 begin t_clk=ps_i。 process(clk) begin if clk=39。139。 and clk39。event then case state is when outlock= 開鎖 OUTLOCK PS_CHANGE ALARM INLOCK PS_INPUT PS_WRONG PS_RIGHT enter=’1’ ps_ch=’1’ enter=’1’ lock=’1’ off_al=’1’ enter=’1’ cmp_r=’0’ start=’1’ cmp_r=’1’ 10 key=39。039。 if lock=key_active then state=inlock。 elsif ps_ch=key_active then state=ps_change。 else state=outlock。 end if。 when inlock= 安鎖 key=39。139。關(guān)鎖 code_en=39。039。禁止輸入密碼 t_clr=39。139。清零信號(hào) reg_wr=39。039。 warn=39。039。 if start=39。139。 then state=ps_input。 else state=inlock。 end if。 … when others= state=inlock。 end case。 end if。 end process。 end architecture face。 下圖是控制模塊的仿真圖，上電時(shí)，系統(tǒng)處于開鎖狀態(tài)，按 LOCK 鍵，進(jìn)入 “ 按鎖 ”狀態(tài)，狀態(tài)編碼為 “ 001” ， 閉鎖；準(zhǔn)備開鎖，按 START 鍵，進(jìn)入輸入密碼狀態(tài)，狀態(tài)編碼 “ 010” ， PS_I 輸入 6 個(gè)脈沖，表示輸入密碼脈沖，每個(gè)密碼脈沖的寬度等于 1 個(gè)時(shí)鐘周期。在密碼脈沖有效時(shí)間內(nèi)，有 1 個(gè)時(shí)鐘下降沿和 1 個(gè)時(shí)鐘上升沿，在下降沿時(shí)，寄存器輸出對(duì)應(yīng)地址的密碼數(shù)據(jù)，在上升沿時(shí)，檢查比較結(jié)果。圖中 CMP_R=’1’,表示相等， 11 CIN=’1’，表示計(jì)數(shù)值滿 6，所以進(jìn)入密碼初驗(yàn)正確狀態(tài)，狀態(tài)編碼 “ 011” ；再按 ENTER鍵，進(jìn)入開鎖狀態(tài)，鎖被打開。 以下是仿真圖的信號(hào)端口 說明 —— clk:時(shí)鐘輸入， lock:安鎖， start:輸入密碼， off_al:報(bào)警復(fù)位， ps_ch:修改密碼 ,enter:密碼確認(rèn)， ps_i:密碼脈沖， cmp_r:比較結(jié)果， cin:密碼輸入指示， t_clr:計(jì)數(shù)器清零， t_clk:計(jì)數(shù)器時(shí)鐘， reg_wr