基于cpld的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)畢業(yè)設(shè)計(jì)論文(編輯修改稿)
2025-07-15 15:33 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 速度模塊的仿真波形圖如圖52所示。該模塊根據(jù)出租車所處的運(yùn)行狀態(tài)和不同的形式速度，對(duì)相應(yīng)數(shù)目的時(shí)鐘周期進(jìn)行計(jì)數(shù)，車每行駛100m時(shí)輸出信號(hào)clkout輸出高電平。 圖52 速度模塊仿真波形圖 計(jì)程模塊的仿真波形如圖53所示。圖中，當(dāng)reset信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零；否則，對(duì)輸入信號(hào)clkout進(jìn)行十進(jìn)制計(jì)數(shù)。 圖53計(jì)程模塊仿真波形圖計(jì)時(shí)模塊的仿真波形圖如圖54所示。預(yù)設(shè)1000個(gè)時(shí)鐘周期為20s，對(duì)時(shí)鐘周期進(jìn)行計(jì)數(shù)，每計(jì)1000個(gè)時(shí)鐘周期輸出高電平，指示計(jì)時(shí)20秒。 圖54 計(jì)時(shí)模塊仿真波形圖 計(jì)費(fèi)模塊仿真 計(jì)費(fèi)模塊的仿真波形圖如圖55所示。當(dāng)reset信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零；否則，當(dāng)計(jì)時(shí)計(jì)費(fèi)信號(hào)timecount和計(jì)程計(jì)費(fèi)信號(hào)clkout為高電平時(shí)，按照一定計(jì)費(fèi)規(guī)則進(jìn)行計(jì)費(fèi)。 圖55計(jì)費(fèi)模塊仿真功能圖 綜上所述，本設(shè)計(jì)的出租車計(jì)費(fèi)器完全符合系統(tǒng)設(shè)計(jì)的要求，實(shí)現(xiàn)了出租車計(jì)費(fèi)器所需的各項(xiàng)基本功能。利用QuartusⅡ，并在CycloneⅡ型可編程數(shù)字實(shí)現(xiàn)系統(tǒng)上實(shí)現(xiàn)了該控制。該數(shù)字實(shí)現(xiàn)系統(tǒng)分成兩部分，一是FPGA的下載板，它主要包括所使用的芯片、RS232接頭、接腳轉(zhuǎn)換插槽等；另一部分是I/O實(shí)驗(yàn)板，它主要包括顯示、脈沖輸出等。出租車計(jì)費(fèi)器的各部分利用數(shù)字實(shí)驗(yàn)系統(tǒng)所附的RS232連接線將計(jì)算機(jī)中的VHDL代碼設(shè)計(jì)的內(nèi)容燒錄到該實(shí)驗(yàn)系統(tǒng)的EPC2C35F672C8芯片中進(jìn)行測(cè)試，測(cè)試結(jié)果基本實(shí)現(xiàn)了總費(fèi)用=起費(fèi)用+(里程3km)里程單價(jià)+等待時(shí)間等待單價(jià)的出租車計(jì)費(fèi)模式。本文論述了基于CPLD的出租車計(jì)費(fèi)器設(shè)計(jì)，分別介紹了整個(gè)系統(tǒng)和各個(gè)模塊的設(shè)計(jì)，使用CPLD芯片、VHDL硬件描述語(yǔ)言作為設(shè)計(jì)手段，利用自頂向下的模塊化設(shè)計(jì)思路，通過(guò)在QuartusⅡ軟件下進(jìn)行的模擬仿真，并進(jìn)行相應(yīng)的硬件下載調(diào)試，證明所設(shè)計(jì)的系統(tǒng)完成了出租車計(jì)費(fèi)器的功能，各項(xiàng)技術(shù)指標(biāo)符合預(yù)定標(biāo)準(zhǔn)，具有一定實(shí)用性。由于本人在經(jīng)驗(yàn)水平上的欠缺，設(shè)計(jì)中可能存在很多不足，請(qǐng)各位老師予以指證！近年來(lái)，CPLD在通信、控制、數(shù)據(jù)計(jì)算等領(lǐng)域得到了廣泛的應(yīng)用，利用CPLD來(lái)設(shè)計(jì)電子產(chǎn)品可減少電子系統(tǒng)的開(kāi)發(fā)風(fēng)險(xiǎn)和開(kāi)發(fā)成本；縮短了上市時(shí)間；通過(guò)在系統(tǒng)編程、遠(yuǎn)程在線重構(gòu)等技術(shù)降低維護(hù)升級(jí)成本。并且，CPLD器件的成本越來(lái)越低,這些都說(shuō)明可編程器件已成為現(xiàn)在及未來(lái)很長(zhǎng)一段時(shí)間的主流，用它來(lái)實(shí)現(xiàn)的出租車計(jì)費(fèi)器省去很多外圍電路，穩(wěn)定，簡(jiǎn)單有效，將來(lái)必然可以設(shè)計(jì)出更多更強(qiáng)大的功能，提高產(chǎn)品競(jìng)爭(zhēng)力。未來(lái)基于CPLD平臺(tái)的出租車計(jì)費(fèi)器將會(huì)有更低的成本、更小的體積、更安全、更精確和更多功能。致謝本次設(shè)計(jì)從選題到最后完成，都得到了指導(dǎo)老師邵利敏老師的悉心指導(dǎo)。邵老師淵博的知識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和誨人不倦的精神永遠(yuǎn)是我學(xué)習(xí)的榜樣。在系統(tǒng)設(shè)計(jì)過(guò)程中，我也遇到了較多的困難，我十分感謝我的朋友和老師給與我的幫助和支持，使我能順利完成本系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。參考文獻(xiàn)至少10篇，其中一篇為英文，你得翻譯成中文的那篇[1][M]. 西安：電子科技大學(xué)出版社，2000，310312.[2]潘松,[M].北京：清華大學(xué)出版社，2005，220228. [3]甘登岱,田富鵬,[M].南京：機(jī)械工業(yè)出版社，1998，215220. [4]延明,[M].北京：郵電大學(xué)出版社，2002，195200.[5][M]. 西安：電子科學(xué)出版社，2003，94101.[6]. 北京：清華大學(xué)出版社，2009.附錄 VHDL程序Speed模塊library ieee。 加載庫(kù)文件use 。use 。entity speed is port( 定義輸入輸出端口 clk :in std_logic。 reset:in std_logic。 start:in std_logic。 stop :in std_logic。 sp :in std_logic_vector(2 downto 0)。 clkout:out std_logic )。end speed。architecture rtl of speed isbegin process(clk,reset,start,stop,sp) 敏感信號(hào)發(fā)生變化時(shí)，啟動(dòng)進(jìn)程 type state_type is(s0,s1)。 枚舉類型； variable s_state:state_type。 variable t:integer range 0 to 28。 variable kinside:integer range 0 to 30。begin case sp is 速度選擇 when000=kinside:=0。 停止?fàn)顟B(tài)或空檔 when001=kinside:=28。 第一檔 when010=kinside:=24。 第二檔 when011=kinside:=20。 第三檔 when100=kinside:=16。 第四檔 when101=kinside:=12。 第五檔 when110=kinside:=8。 第六檔 when111=kinside:=4。 第七檔 end case。 if reset=39。139。then 復(fù)位清零 s_state:=s0。 elsif clk39。event and clk=39。139。then 時(shí)鐘上升沿到達(dá)時(shí)，狀態(tài)轉(zhuǎn)換 case s_state is when s0= t:=0。 clkout=39。039。 if start=39。139。then s_state:=s1。 else s_state:=s0。 end if。 when s1= clkout=39。039。 if stop=39。139。then s_state:=s0。 相當(dāng)于無(wú)客上車 elsif sp=000then s_state:=s1。 有客上車但車速為0，即剛上車還未起步 elsif t=kinside then t:=0。 clkout=39。139。 s_state:=s1。 else t:=t+1。 s_state:=s1。 end if。 end case。 end if。end process。end rtl。1)Times模塊library ieee。 加載庫(kù)文件use 。use 。entity tim
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