基于cpld的出租車計費系統(tǒng)設(shè)計畢業(yè)設(shè)計論文-全文預覽
【正文】 sif stop=39。039。 t_state:=t1。 else t_state:=t0。039。event and clk=39。begin if reset=39。end times。 start:in std_logic。 加載庫文件use 。 end if。 else t:=t+1。 有客上車但車速為0，即剛上車還未起步 elsif t=kinside then t:=0。 if stop=39。 else s_state:=s0。039。event and clk=39。 if reset=39。 第四檔 when101=kinside:=12。 停止狀態(tài)或空檔 when001=kinside:=28。 枚舉類型； variable s_state:state_type。 sp :in std_logic_vector(2 downto 0)。entity speed is port( 定義輸入輸出端口 clk :in std_logic。在系統(tǒng)設(shè)計過程中，我也遇到了較多的困難，我十分感謝我的朋友和老師給與我的幫助和支持，使我能順利完成本系統(tǒng)的設(shè)計與實現(xiàn)。并且，CPLD器件的成本越來越低,這些都說明可編程器件已成為現(xiàn)在及未來很長一段時間的主流，用它來實現(xiàn)的出租車計費器省去很多外圍電路，穩(wěn)定，簡單有效，將來必然可以設(shè)計出更多更強大的功能，提高產(chǎn)品競爭力。該數(shù)字實現(xiàn)系統(tǒng)分成兩部分，一是FPGA的下載板，它主要包括所使用的芯片、RS232接頭、接腳轉(zhuǎn)換插槽等；另一部分是I/O實驗板，它主要包括顯示、脈沖輸出等。 圖54 計時模塊仿真波形圖 計費模塊仿真 計費模塊的仿真波形圖如圖55所示。 圖52 速度模塊仿真波形圖 計程模塊的仿真波形如圖53所示。圖43 自動清零電路 QuartusⅡ軟件介紹QuartusⅡ是Altera公司自行設(shè)計的一個完全集成化、易學易用的可編程邏輯設(shè)計環(huán)境，它提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計實體文件；芯片(電路)平面布局連線編輯；LogicLock增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；功能強大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時/時序分析與關(guān)鍵路徑延時分析；可使用SignalTapⅡ邏輯分析工具進行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們連接起來生成編程文件；使用組合編譯方法可一次完成整體設(shè)計流程；自動定位編譯錯誤；高效的期間編程與驗證工具；可讀入標準的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件、和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；對電路整體進行仿真，得出如下仿真波形圖51。VHDL語言的特殊性，不能在一個結(jié)構(gòu)中用兩個不同的動作使其賦值。另外兩路開關(guān)，其中一路用于啟動指示和啟動/停止輸出信號給CPLD芯片的I/O口。電源又ADDC開關(guān)電源供電。Kmmoney2用于判斷timecount和clkout的值，當其為1時，總費用加1。當記錄距離達到3km后，enable信號為1，開始進行每公里收費。通過對sp信號的判斷，當sp=0，開始記錄時間。通過對clkout信號的計數(shù)，可以計算行駛的距離kmcount。 速度模塊速度模塊首先根據(jù)start信號判斷是否開始計費，然后根據(jù)輸入的速度檔位sp的判斷，確定行駛100m所需要的時鐘數(shù)，每前進100m，輸出一個clkout信號。一個timecount脈沖相當于等待的時間達到了時間計費的長度。計時模塊：在汽車啟動后，當遇到顧客等人或紅燈時，出租車采用計時收費的方式。其他寄存器和計數(shù)器等繼續(xù)保持為0。計費標準為起步3元，當計費達到20元后，每公里加收50%的車費。除此之外，VHDL并不十分關(guān)心一個具體邏輯依靠何種方式實現(xiàn)，而是把開發(fā)者的精力集中到邏輯所實現(xiàn)的功能上。PLD的總體結(jié)構(gòu)（以MAX7000為例，其他型號的結(jié)構(gòu)與此都非常相似見圖21）:圖21 CPLD基本結(jié)構(gòu) CPLD的特點 CPLD具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。[7] CPLD的結(jié)構(gòu)與特點 CPLD主要是由可編程邏輯宏單元圍繞中心的可編程互連矩陣單元組成。、VHDL介紹 CPLD現(xiàn)狀及發(fā)展20世紀70年代，最早的可編程邏輯器件——PLD誕生了。利用VHDL(VeryHighSpeed Integrated Circuit HardwareDescription Language)語言設(shè)計出來的出租車計費器系統(tǒng)將實現(xiàn)計程模塊、計時模塊以及動態(tài)掃描模塊等設(shè)計方法與技巧。近年來，各大城市都在對出租車價格進行調(diào)整，由于數(shù)量太多，很多城市的調(diào)價甚至需要一個月時間才能完成，經(jīng)常會同一時間出現(xiàn)幾個價格，有的城市出租車上還會出現(xiàn)司機人工計價的尷尬情形。用更加精良的計價器來為乘客提供更加方便快捷的服務(wù)。大規(guī)模集成電路的發(fā)展又產(chǎn)生了第三代計價器，也就是全電子化的計價器?？梢哉f，早期的計價器就是個里程表。關(guān)鍵字:CPLD,VHDL,出租車計費器Abstract:In order to reduce design cost taxi billing system, accounting standard, this paper introduces a CPLD chip taxi meter design method, described the research significance and application value。本文主要應用可編程邏輯芯片 EPM7128S為核心控制，附加一定外電路組成出租車計費器系統(tǒng)，使用具有移植性強的特點，便于升級及可重復使用的VHDL語言進行設(shè)計。傳統(tǒng)的出租車計費器大多是由單片機實現(xiàn)的，出租車計價器在最初使用時具備的主要功能是根據(jù)行駛里程計價，要求精度高，可靠性好。此時它在計程的同時還可完成計價的工作。而在出租車行業(yè)中解決這一矛盾的最好方法就是改良計價器。社會的發(fā)展對傳統(tǒng)的出租車計費器提出了更高的要求[2]。其最突出的地方表現(xiàn)在最具現(xiàn)代電子設(shè)計技術(shù)特征的功能是日益強大的邏輯設(shè)計仿真測試技術(shù)。再將數(shù)據(jù)傳輸?shù)接嬞M模塊，通過多種條件判定，最后確定輸出值，然后相加確定最后的費用，并顯示出來。目前應用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機
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