基于cpld的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)畢業(yè)設(shè)計(jì)論文-閱讀頁
2025-07-03 15:33本頁面
【正文】 stop :in std_logic。 timecount:out std_logic )。architecture rtl of times isbeginprocess(reset,clk,sp,stop,start) 啟動進(jìn)程 type state_type is(t0,t1,t2)。 variable waittime:integer range 0 to 1000。139。 elsif(clk39。139。 timecount=39。 if start=39。then t_state:=t1。 end if。 else waittime:=0。 end if。 等待時(shí)間加1 timecount=39。 if waittime=1000 then timecount=39。 產(chǎn)生一個(gè)時(shí)間計(jì)費(fèi)脈沖 waittime:=0。139。 elsif sp=000then t_state:=t2。039。 end if。 end if。end rtl。 加載庫文件use 。entity kilometers is port( 定義輸入輸出端口 clkout,reset:in std_logic。 kmt2:out std_logic_vector(3 downto 0)。end kilometers。begin if reset=39。then 復(fù)位清零 km_reg:=000000000000。event and clkout=39。then 時(shí)鐘上升沿到達(dá)時(shí)進(jìn)行計(jì)程 if km_reg(3 downto 0)=1001then 對應(yīng)里程十分位 km_reg:=km_reg+0111。 end if。 kmt1=km_reg(3 downto 0)。 kmt3=km_reg(11 downto 8)。end rtl。 加載庫文件use 。entity kmmoney is port( 定義輸入輸出端口 clk :in std_logic。 timecount:in std_logic。 kmt2 :in std_logic_vector(3 downto 0)。 count1 :out std_logic_vector(3 downto 0)。 count3 :out std_logic_vector(3 downto 0) )。architecture rtl of kmmoney issignal cash:std_logic_vector(11 downto 0)。signal enable:std_logic。 else price=0100。 if(kmt2=0011)OR(kmt3=0001)then enable=39。 else enable=39。 end if。 kmmoney2:process(reset,clkout,clk,enable,price,kmt2) variable reg2:std_logic_vector(11 downto 0)。 begin if reset=39。then cash=000000000011。event and clk=39。then 判斷是否需要時(shí)間計(jì)費(fèi)，每20s加一元 if timecount=39。then reg2:=cash。 if reg2(7 downto 4)1001then cash=reg2+000001100000。 end if。 end if。139。139。 reg2:=cash。reg2(3 downto 0)+price(3 downto 0)00001001then reg2(7 downto 0):= 十位進(jìn)位 reg2(7 downto 0)+00000110+price。 else cash=reg2。 else cash=reg2+price。 else 對時(shí)鐘計(jì)數(shù) clkout_t:=clkout_t+1。 end if。 end process。 總費(fèi)用的個(gè)位 count2=cash(7 downto 4)。 總費(fèi)用的百位end rtl。use 。 reset :in std_logic。 stop :in std_logic。 kmt1:out std_logic_vector(3 downto 0)。 kmt3:out std_logic_vector(3 downto 0)。 count2:out std_logic_vector(3 downto 0)。end top。 reset:in std_logic。 stop :in std_logic。 clkout:out std_logic )。ponent times is 定義計(jì)時(shí)模塊 port( clk :in std_logic。 start:in std_logic。 sp :in std_logic_vector(2 downto 0)。end ponent times。 kmt1:out std_logic_vector(3 downto 0)。 kmt3:out std_logic_vector(3 downto 0) )。ponent kmmoney is 定義計(jì)費(fèi)模塊 port( clk :in std_logic。 timecount:in std_logic。 kmt2 :in std_logic_vector(3 downto 0)。 count1 :out std_logic_vector(3 downto 0)。 count3 :out std_logic_vector(3 downto 0) )。signal clktmp :std_logic。signal kmtmp2 :std_logic_vector(3 downto 0)。begin 使用定義的例化模塊U1:speed PORT MAP(clk,reset,start,stop,sp,clktmp)。U3:kilometers PORT MAP(clktmp,reset,kmt1,kmtmp2,kmtmp3)。kmt2=kmtmp2。end r
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1