【文章內(nèi)容簡介】 ，波長比較單一，能在不加濾光器下提供多種單純的顏色； 色域較為廣闊 ；綠色環(huán)保 LED是由無毒的材料作成，不像熒光燈含水銀會造成污染，同時LED也可以回收再利用綜上所述LED的優(yōu)勢，本次設計顯示部分用LED最理想。 鍵盤部分的方案提出及比較單片機系統(tǒng)中常見的鍵盤有：觸摸式鍵盤、薄膜鍵盤和按鍵式鍵盤。其中按鍵式鍵盤是最常用的。鍵的閉合與否反映在行線輸出電壓上就是呈現(xiàn)高電平或者低電平。如果呈現(xiàn)高電平，表示鍵斷開，低電平則表示鍵閉合，通過對行線的電平高、低狀態(tài)的檢測，便可以確認按鍵按下以及按鍵釋放與否。鍵盤可分為兩類：非編碼鍵盤和編碼鍵盤。非編碼鍵盤有兩種結構：獨立式鍵盤和矩陣式鍵盤。鍵盤的工作方式有3種，即編程掃描、定時掃描和中斷掃描。編程掃描是利用單片機空閑時，調(diào)用鍵盤掃描子程序，反復掃描鍵盤，來響應鍵盤的輸入請求。定時掃描通常利用單片機內(nèi)定時器產(chǎn)生的定時中斷，進入中斷子程序來對鍵盤進行掃描，在有鍵按下時識別出該鍵，并執(zhí)行相應鍵的處理程序。獨立按鍵：一個按鍵占用單獨的一個I/O口；獨立式鍵盤的特點是，一鍵一線，各鍵相互獨立，每個按鍵各接一條I/O口線，通過檢測I/O口輸入線的電平狀態(tài)，可以很容易的判斷那個按鍵被按下。矩陣按鍵：在鍵盤中按鍵數(shù)量較多時，為了減少I/O口的占用，通常將按鍵排列成矩陣形式。鍵盤的工作原理： 按鍵設置在行、列線交點上，行、列線分別連接到按鍵開關的 兩端。行線通過上拉電阻接到+5V 電源上。無按鍵按下時，行線處 于高電平的狀態(tài)， 而當有按鍵按下時， 行線電平與此行線相連的列 線電平?jīng)Q定。在矩陣式鍵盤中，每條水平線和垂直線在交叉處不直接連通，而是通過一個按鍵加以連接。這樣，一個端口（如P1口）就可以構成4*4=16個按鍵，比之直接將端口線用于鍵盤多出了一倍，而且線數(shù)越多，區(qū)別越明顯，比如再多加一條線就可以構成20鍵的鍵盤，而直接用端口線則只能多出一鍵（9鍵）。由此可見，在需要的鍵數(shù)比較多時，采用矩陣法來做鍵盤是合理的。綜上上述，為了減少I/O口的占用和設計需要鍵數(shù)多，本次頻率設計采用矩陣式鍵盤。 控制核心的方案提出及比較 方案一：FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物?，F(xiàn)場可編程門陣列(FPGA)是由掩膜可編程門陣列(MPGA)和可編程邏輯器件二者演變而來的，并將它們的特性結合在一起，因此FPGA既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。FPGA通常包含三類可編程資源：可編程邏輯功能塊、可編程I/O塊和可編程互連?？删幊踢壿嫻δ軌K是實現(xiàn)用戶功能的基本單元，它們通常排列成一個陣列，散布于整個芯片；可編程I/O塊完成芯片上邏輯與外部封裝腳的接口，常圍繞著陣列排列于芯片四周；可編程內(nèi)部互連包括各種長度的連線線段和一些可編程連接開關，它們將各個可編程邏輯塊或I/O塊連接起來，F(xiàn)PGA在可編程邏輯塊的規(guī)模，內(nèi)部互連線的結構和采用的可編程元件上存在較大的差異。較常用的有Altera、Xinlinx和Actel公司的FPGA。FPGA一般用于邏輯仿真。電路設計工程師設計一個電路首先要確定線路，然后進行軟件模擬及優(yōu)化，以確認所設計電路的功能及性能。然而隨著電路規(guī)模的不斷增大，工作 頻率的不斷提高，將會給電路引入許多分布參數(shù)的影響，而這些影響用軟件模擬的方法較難反映出來，所以有必要做硬件仿真。FPGA就可以實現(xiàn)硬件仿真以做成模型機。將軟件模擬后的線路經(jīng)一定處理后下載到FPGA，就可容易地得到一個模型機，從該模型機，設計者就很直觀地測試其邏輯功能及性能指標。 方案二：CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件。該器件繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點，又克服了ASIC設計周期長、投資大、靈活性差的缺點，逐步成為復雜數(shù)字軟硬件電路設計的理想首選，它具有編程靈活、集成度高、設計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化、可編程性和實現(xiàn)方案容易改等特點，可實現(xiàn)較大規(guī)模的電路設計，因此被廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn)（一般在10000件以下）之中。幾乎所有應用中小規(guī)模通用數(shù)字集成電路的場合均可應用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種技能。 方案三：單片機是一種集成電路芯片，采集超大規(guī)模集成電路技術把具有數(shù)據(jù)處理能力（如算數(shù)運算、邏輯運算、數(shù)據(jù)傳送、中斷處理）的微型處理器，隨機存取數(shù)據(jù)存儲器（RAM）、輸入/輸出電路（I/O），可能還包括定時/計數(shù)器、串行通信口（SCI）、顯示驅(qū)動電路（LCD或LED驅(qū)動電路）、脈寬調(diào)制電路（PWM）模擬多路轉(zhuǎn)化器及A/D轉(zhuǎn)化器等電路集成到一片芯片上，構成一個最小又完善的計算機系統(tǒng)。隨著單片機技術的發(fā)展，它在芯片內(nèi)集成了許多面對測控對象的接口電路，如ADC、DAC、高速I/O口、PWM、WDT等。單片機以體積小、功能強、可靠性高、性能價格比高等特點，已成為實現(xiàn)工業(yè)生產(chǎn)技術進步和開發(fā)機電一體化和智能化測控產(chǎn)品的重要手段。由于微電子技術和計算機技術的發(fā)展，數(shù)字頻率計都在不斷地進步，靈敏度不斷提高，頻率范圍不斷擴大，功能不斷地增加。FPGA的頻率測量方案主要運用FPGA的結構靈活，其邏輯單元、可編程內(nèi)部連線和I/O單元都可以由用戶編程，可以實現(xiàn)任何邏輯功能，滿足各種設計需求，其速度快、功耗低，通用性強，特別適用于復雜系統(tǒng)的設計。但FPGA設計有自身的缺點：FPGA設計軟件一般需要對電路進行邏輯綜合優(yōu)化(Logic Synthesis amp。 Optimization)，以得到易于實現(xiàn)的結果，因此，最終設計和原始設計之間在邏輯實現(xiàn)和時延方面具有一定的差異；FPGA一般采用查找表(LUT)結構, ANDOR結構或多路選擇器結構，這些結構的優(yōu)點是可編程性，缺點是時延過大，造成原始設計中同步信號之間發(fā)生時序偏移。同時，如果電路較大，需要經(jīng)過劃分才能實現(xiàn)，由于引出端的延遲時間，更加大了延遲時間和時序偏移；FPGA的容量和I/O數(shù)目都是有限的，因此，一個較大的電路必須經(jīng)過邏輯劃分((Logic Partition)才能用多個FPGA芯片實現(xiàn)，劃分算法的優(yōu)劣直接影響設計的性能。單片機的頻率測量計設計方案主要是以單片機為基礎，原理簡單，但由于自身精度問題，測量的范圍小。單片機的頻率計的設計的優(yōu)點：單片機在控制領域中有很多優(yōu)點，如體積小、成本低、運用靈活、抗干擾能力強，可以方面地實現(xiàn)多機和分布式控制。并且利用單片機設計的頻率計原理框圖簡單，所用元器件少，電路不易出錯，其程序存放在內(nèi)部存儲器上，不需要外部存儲器芯片，使用方面。且單片機便宜穩(wěn)定開發(fā)簡單通用性好。單片機的頻率計的設計的缺點：所測信號的頻率范圍窄，若要擴大頻率范圍需外加分頻器。由單片機單獨完成，利用單片機內(nèi)部計數(shù)器及軟件共同控制下，在設定的時間內(nèi)，利用單片機內(nèi)部的兩個計數(shù)器分別對外部測試信號和內(nèi)部時鐘周期信號進行同步計數(shù)，計數(shù)結果暫存于單片機內(nèi)部。計數(shù)結束后，通過單片機進行計算得到測量結果。但根據(jù)設計要求，測頻范圍為1Hz～1MHz，在快速測量的要求下要保證較高精度的測量，必須采用較高的標準頻率信號；而單片機受本身時鐘頻率和若干指令運算的限制，測量速度較慢，無法滿足高速、高精度的測頻要求。CPLD和單片機結合的頻率測量設計方案主要是以單片機作為系統(tǒng)的輔助部件，CPLD完成各種時序邏輯控制、計數(shù)功能。較好的利用了CPLD的高精度、高速等方面的特點。CPLD單獨完成，應用VHDL硬件描述語言，利用CPLD內(nèi)部豐富的數(shù)據(jù)類型和層次化的結構模型，對整個系統(tǒng)進行邏輯設計并用計算機仿真，生成符合要求的、在電路結構上可實現(xiàn)的數(shù)字邏輯，再下載到可編程邏輯器件中，即可完成設計任務。在快速測量的要求下，要保證較高精度的測頻，必須采用較高的標準頻率信號；而單片機受本身時鐘頻率和若干指令運算的限制，測頻速度較慢，無法滿足高速、高精度的要求。采用高集成度、高精度的CPLD為實現(xiàn)高速、高精度的測頻提供了保證。且CPLD的時鐘延遲可達ns級，結合其并行工作方式，在超高速、實時測控方面有非常廣闊的應用前景；并且CPLD具有高集成度、高可靠性，幾乎可將整個設計系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，具有可編程型和實現(xiàn)方案容易改動的特點，有利于產(chǎn)品的研制和升級。綜合上述的方案，進行分析，在方案選擇上，考慮到經(jīng)濟、性能、精度、方案的優(yōu)勢等問題，本次設計選擇基于CPLD來設計頻率計最理想。 3 硬件電路設計 圖中被測信號從A通道輸入，送到多周期同步等精度測量頻率計的核心結構，及經(jīng)過測量電路測量運算，來分別測量周期頻率和脈寬，最后將測量結果輸出到數(shù)碼顯示器顯示。圖中，鍵盤可以控制信號的計數(shù)時間和輸入程序。對該頻率計而言，其面板圖上應將各個LED數(shù)碼顯示器、LED發(fā)光管指示器、單位符號等表示出來，還要將各種功能鍵、開關、按鈕的布放位置表示出來，并注上他們對應的名稱。此外，還要將被測信號輸入端以及電源開關、電源指示燈的布放位置表示出來。 該系統(tǒng)可以細劃分為三個子系統(tǒng)。（1）輸入通道，該子系統(tǒng)主要是由模擬電路組成。（2）多周期同步等精度頻率、周期、時間等的測量控制及功能切換邏輯，該子系統(tǒng)基本上由數(shù)字硬件電路組成；（3）CPLD及其外圍部件。這樣劃分有利于設計工作的安排與分工，因為這三部分對應于三種不同類型的電子設計方法，并需要有不同的設計工具來支持。（1）輸入通道。輸入通道中的輸入級、放大級、整形級采用模擬集成電路來實現(xiàn)，被測信號經(jīng)電壓比較器整形后輸出的脈沖信