基于cpld的幅頻均衡器課程設(shè)計畢業(yè)論文(編輯修改稿)
2025-07-15 15:40 本頁面
【文章內(nèi)容簡介】 ParkMcClellan 算法，利用已知濾波器的特性，計算出所需濾波器的系數(shù)。在MATLAB 中，調(diào)用remez函數(shù)即可實現(xiàn)。濾波器階數(shù)越高逼近誤差越小，但階數(shù)太高會占用過多的資源開銷和時間開銷。綜合考慮FPGA的系統(tǒng)資源、運算時間與逼近誤差，我們設(shè)置FIR濾波器的階數(shù)為684 階。由于A/D 采樣與D/A 轉(zhuǎn)換的時間極短，則A/D 到D/A 的延遲時間可近似為FPGA 內(nèi)部FIR 濾波器電路的窗口時間。另外，由于理想濾波器的沖擊響應(yīng)是無限長的，不可實現(xiàn)的，我們只能通過有限長逼近。為減小截短效應(yīng)引起的誤差，我們對濾波器的系數(shù)進行了校正。數(shù)字幅頻均衡器由A/D轉(zhuǎn)換器、FPGA及D/A轉(zhuǎn)換器構(gòu)成。FPGA的作用主要是完成數(shù)字FIR濾波器的設(shè)計，由于需要對輸入信號進行采樣并且進行數(shù)字處理，要得到精確的分析AD的量化誤差必須盡量的小。題目要求幅頻均衡器通帶范圍以10kHz為基準起伏在177。，此項參數(shù)主要由數(shù)字濾波器的性能決定，也與AD的位數(shù)有關(guān)。受數(shù)字濾波器階數(shù)限制我們選擇A/D轉(zhuǎn)換頻率為100kHz，由于要進行數(shù)字幅頻均衡，因此前端輸出的模擬信號要經(jīng)過AD轉(zhuǎn)換，轉(zhuǎn)換成14位的數(shù)字信號送給FPGA進行處理。AD電路原理圖如圖31所示。采集信號的頻率范圍為20Hz~20kHz，為防止頻譜混疊，采樣速率應(yīng)大于奈奎斯特頻率。若采樣速率太低，一個周期內(nèi)采集點數(shù)太少，波形輸出時會存在較大失真；若采樣速率太高，相同條件下所需濾波器的階數(shù)更高，增加了濾波器的空間和時間復(fù)雜度。最終我們設(shè)定采樣頻率為最高頻率分量的4 倍，即80kHz。為了減小量化噪聲對系統(tǒng)的影響，應(yīng)選擇位數(shù)高、精度高的ADC。選取高精度14 位并行A/D 轉(zhuǎn)換器LTC1414，其最高采樣速率為200ksps，輸入電壓范圍為177。10V，無雜散動態(tài)范圍高達105dB。LTC1414電路圖D/A轉(zhuǎn)換器則選擇TI公司的14位數(shù)模轉(zhuǎn)換器DAC904。圖3為LTC1414具體電路，DA電路見附錄。 二 D/A 轉(zhuǎn)換電路設(shè)計由于通頻帶內(nèi)輸出波形的電壓幅度波動在177。 以內(nèi)，應(yīng)選擇位數(shù)高、精度高的DAC。選用高速、12位的DAC904，其最高更新速率達165Msps，功耗低至170mW。由于采樣頻率為80kHz，對于頻率為20kHz的信號一個周期只能采集4個點，為保證輸出波形不失真，后級需接平滑濾波器。鑒于開關(guān)電容濾波器具有陡峭的衰減特性，選用8 階低通橢圓濾波器MAX297，能較好地濾除高頻噪聲。三 FPGA 內(nèi)部FIR 濾波器電路設(shè)計直接型FIR 濾波器的結(jié)構(gòu)圖如圖5 所示。圖中，h[N] 是濾波器系數(shù)，N 是濾波器階數(shù)。由直接型結(jié)構(gòu)圖可見，N 階FIR 濾波器要用N+1 個系數(shù)表示，通常需要用N+1 個乘法器和N 個加法器來實現(xiàn)，即在FPGA 內(nèi)需完成相應(yīng)的乘加運算。并行FIR 濾波器具有速度快、易于設(shè)計的特點，但濾波器階數(shù)較高時需要占用大量的資源，采用串行優(yōu)化算法可減少資源占用量。
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