fpgaverilog試題(西安電子科技大學(xué))(編輯修改稿)
2025-07-04 13:33 本頁面
【文章內(nèi)容簡介】 0。beginNS=S0。Qout=139。b0。第9頁共8頁endelsebeginNS=S1。Qout=139。b0。endendendcaseendendmodule、填空題（10分,每小題1分）1.用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計的目標(biāo)是最終完成的設(shè)計與實現(xiàn)。2.可編程器件分為和3.隨著EDA技術(shù)的不斷完善與成熟，的設(shè)計方法更多的被應(yīng)用于VerilogHDL設(shè)計當(dāng)中。4.目前國際上較大的PLD器件制造公司有和公司。5.完整的條件語句將產(chǎn)生電路，不完整的條件語句將產(chǎn)生電路。6.阻塞性賦值符號為，非阻塞性賦值符號為二、選擇題(10分，每小題2分)1.大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是A．FPGA全稱為復(fù)雜可編程邏輯器件；B．FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；C．基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D．在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。2.基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→綜合→_____→→適配→編程下載→硬件測試。正確的是①功能仿真②時序仿真③邏輯綜合④配置⑤分配管腳A．③①B．①⑤C．④⑤D．④②3.子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化①流水線設(shè)計②資源共享③邏輯優(yōu)化④串行化⑤寄存器配平⑥關(guān)鍵路徑法A．①③⑤B．②③④C．②⑤⑥D(zhuǎn)．①④⑥4.下列標(biāo)識符中，__________是不合法的標(biāo)識符。A．9moonB．State0C．Not_Ack_0D．signall5.下列語句中，不屬于并行語句的是：_______A．過程語句B．a(chǎn)ssign語句C．元件例化語句D．case語句三、EDA名詞解釋（10分）寫出下列縮寫的中文含義：ASIC：RTL：FPGA：SOPC：CPLD：LPM：EDA：IEEE：IP：ISP：160
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