【文章內容簡介】 電容量， 二是利用目標阻抗（Target Impedance）來計算總電容量。 利用電源驅動的負載計算電容量去耦的初衷是：不論IC對電流波動的規(guī)定和要求如何都要使電壓限值維持在規(guī)定的允許誤差范圍之內。 使用下列表達式可計算出一個IC所要求的去耦電容的電容量C。 使用表達式： C⊿U=I⊿t 216。 ⊿U是實際電源總線電壓所允許的降低，單位為V。 216。 I是以A（安培）為單位的最大要求電流； 216。 ⊿t是這個要求所維持的時間。例設負載（容性）為 30pF，要在 2ns 內從 0V 驅動到 ，瞬態(tài)電流為：I=CdVdt==如果共有 36 個這樣的負載需要驅動，則瞬態(tài)電流為： 36X = 。假設容許電壓波動為： %= mV，所需電容量為C=Ix dt/dV= x2ns/=所增加的電容實際上作為抑制電壓波紋的儲能元件，該電容必須在 2ns ，同時電壓下降不能超過 mV，因此電容值應根據(jù) mV 來計算。記?。?電容放電給負載提供電流，其本身電壓也會下降，但是電壓下降的量不能超過 mV （容許的電壓波紋） 。利用電源驅動的負載計算電容量的這種方法沒有考慮 ESL 及 ESR 的影響，因此很不精確，但是可以加深對去耦原理的理解。 基于目標阻抗的 容值計算 基于目標阻抗的PDN 設計如圖 14 所示，基于目標阻抗的 PDN（電源分配網(wǎng)絡）設計方法將 PDN 看成一個系統(tǒng)，以平均交流電流激勵 PDN， 為使 PDN 的輸出電壓波動小于電源噪聲容限， PDN 的輸入阻抗必須小于目標阻抗。如圖 15 所示， 為了使 PDN 的輸入阻抗低于目標阻抗， 需要多個不同容量的電容器并聯(lián)以獲得平坦的輸入阻抗特性。一個設計示例如圖 16 所示?；谀繕俗杩沟?PDN 設計方法將將 PDN 設計成滿足在感興趣的帶寬范圍內從 IC 看過去的輸入阻抗小于某一給定的目標阻抗值， 以確保電源噪聲可以控制在系統(tǒng)預算的噪聲容限范圍內。頻率范圍一般為 IC 的工作頻率。如圖 15 所示，去耦電容器的應用改變了 PDN 的輸入阻抗，為了使 PDN 的輸入阻抗?jié)M足目標阻抗的要求，使輸入阻抗低于目標阻抗，需要多個不同容量的電容器并聯(lián)以獲得平坦的輸入阻抗?；谀繕俗杩沟?PDN 設計方法利用電容器諧振頻率周圍阻抗達到最小的特性來獲得低輸入阻抗，大容量的體電容器維持低頻輸入阻抗，SMT 電容器維持中高頻輸入阻抗，而平面電容、嵌入式電容和片上／封裝電容則維持高頻阻抗。去耦網(wǎng)絡的設計是 PDN 設計最重要的部分，也是 PDN 設計和噪聲管理的難點。頻域阻抗分析法是平面 PDN 設計的典型方法。 通過 PDN 的頻域阻抗曲線， 可以清楚地判斷在哪些頻率點上會出現(xiàn)嚴重的電源噪聲。 這種分析方法非常有利于分析并設計 PDN 對 SI （信號完整性）和 EMI 影響。判斷一個 PDN 設計是否優(yōu)良的標準是：① 在可接受的電源噪聲下，功率得到及時可靠的傳輸；② 維持 PCB 上高速信號的完整性；③ 將系統(tǒng)的電磁輻射控制在可接受的范圍內 利用目標阻抗計算去耦電容器的電容量在基于目標阻抗（target impedance）的去耦電容設計方法中，把瞬態(tài)電流看成階躍信號， 因而有很寬的頻譜，去耦電容必須在這個很寬的頻譜內使電源系統(tǒng)的輸出阻抗低于目標阻抗（target impedance） 。電容的選擇是分頻段設計的，每一種容值的電容負責一段頻譜范圍，超出這個范圍的，由其他電容負責構成低阻抗路徑。例如：要去耦的電源為 ，允許電壓波動為 %，最大瞬態(tài)變化電流為 600mA。利用目標阻抗計算電源系統(tǒng)所需去耦電容器的電容量的步驟如下：第一步：計算目標阻抗第二步：確定穩(wěn)壓電源電路的頻率響應范圍穩(wěn)壓電源電路的頻率響應范圍與具體使用的電源芯片和電路結構有關，通常在 DC 到幾百kHz 之間。這里假設為 DC 到 100kHz 。在 100kHz 以下時，電源電路具有低的輸出阻抗，能很好的對瞬態(tài)電流做出反應。 在高于 100kHz 時，電源電路呈現(xiàn)為很高的輸出阻抗， 如果沒有外加去耦電容，電源波動將超過 %的允許值。第三步：計算 bulk （體電容）電容量當頻率處于電容自諧振點以下時，電容器的阻抗可近似表示為：可見，頻率 f越高，阻抗越小，頻率越低，阻抗越大。對于電源系統(tǒng)， 在感興趣的頻率范圍內， 去耦電容的最大阻抗不能超過目標阻抗， 因此在頻率 f =100kHz 點，計算 bulk （體電容）所需電容量的大?。旱谒牟剑河嬎鉨ulk （體電容）的最高有效頻率當頻率處于電容自諧振點以上時，電容的阻抗可近似表示為：頻率 f 越高，阻抗越大，但阻抗不能超過目標阻抗。假設 ESL 為 5nH，則 bulk （體電容）的最高有效頻率為：采用一個 μF 的電容，在 100kHz 到 之間，能夠使電源系統(tǒng)的輸出阻抗控制在目標阻抗之下。當頻率高于 時，還需要額外的電容來控制電源系統(tǒng)的輸出阻抗。第五步：計算頻率高于 時所需電容如果希望電源系統(tǒng)在 500MHz 以下時都能滿足電壓波動要求，就必須控制電容的寄生電感量。必須滿足 2π f Lmax ≤ Ztarget，所以有：為了在 時阻抗小于目標阻抗，需要電容量為：因此每個電容的電容量為 。綜上所述，對于這個電源系統(tǒng)，選擇 1 個 μF 的大電容和 63 個 μF 的小電容即可滿足要求。注意：以上基于目標阻抗（Target Impedance）的計算，主要是為了說明這種方法的基本原理，實際中不能就這樣簡單的計算了事，因為還有很多問題需要考慮。 Xilinx推薦的容值計算方法xilinx公司推薦的去耦電容容值計算方法： 推薦使用遠大于1/m乘以等效開路電容的電容值。 此處m是在IC的電源插針上所允許的電源總線電壓變化的最大百分數(shù)，一般IC的數(shù)據(jù)手冊都會給出具體的參數(shù)值。等效開路電容定義為： C=P/(fU^2) 式中： P——IC所耗散的總瓦數(shù)； U——IC的最大DC供電電壓； f——IC的時鐘頻率。一旦決定了等效開關電容，再用遠大于1/m的值與它相乘來找出IC所要求的總去耦電容值。然后還要把結果再與連接到相同電源總線電源插針的總數(shù)相 除，最后求得安裝在每個連接到電源總線的所有電源插針附近的電容值。 初略估算公式去耦電容值的選取并不嚴格，可按C=1/f計算；，對微控制器構成的系統(tǒng)，~。5 選擇電容的封裝 封裝與寄生參數(shù)的關系通常，封裝尺寸的選擇依據(jù)是：‘上次用的是什么’，或者是否足夠大到適