電容的模型、選型、容值計(jì)算與pcb布局布線(編輯修改稿)
2025-06-19 18:32 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 電容量， 二是利用目標(biāo)阻抗（Target Impedance）來(lái)計(jì)算總電容量。 利用電源驅(qū)動(dòng)的負(fù)載計(jì)算電容量去耦的初衷是：不論IC對(duì)電流波動(dòng)的規(guī)定和要求如何都要使電壓限值維持在規(guī)定的允許誤差范圍之內(nèi)。 使用下列表達(dá)式可計(jì)算出一個(gè)IC所要求的去耦電容的電容量C。 使用表達(dá)式： C⊿U=I⊿t 216。 ⊿U是實(shí)際電源總線電壓所允許的降低，單位為V。 216。 I是以A（安培）為單位的最大要求電流； 216。 ⊿t是這個(gè)要求所維持的時(shí)間。例設(shè)負(fù)載（容性）為 30pF，要在 2ns 內(nèi)從 0V 驅(qū)動(dòng)到 ，瞬態(tài)電流為：I=CdVdt==如果共有 36 個(gè)這樣的負(fù)載需要驅(qū)動(dòng)，則瞬態(tài)電流為： 36X = 。假設(shè)容許電壓波動(dòng)為： %= mV，所需電容量為C=Ix dt/dV= x2ns/=所增加的電容實(shí)際上作為抑制電壓波紋的儲(chǔ)能元件，該電容必須在 2ns ，同時(shí)電壓下降不能超過(guò) mV，因此電容值應(yīng)根據(jù) mV 來(lái)計(jì)算。記?。?電容放電給負(fù)載提供電流，其本身電壓也會(huì)下降，但是電壓下降的量不能超過(guò) mV （容許的電壓波紋） 。利用電源驅(qū)動(dòng)的負(fù)載計(jì)算電容量的這種方法沒(méi)有考慮 ESL 及 ESR 的影響，因此很不精確，但是可以加深對(duì)去耦原理的理解。 基于目標(biāo)阻抗的 容值計(jì)算 基于目標(biāo)阻抗的PDN 設(shè)計(jì)如圖 14 所示，基于目標(biāo)阻抗的 PDN（電源分配網(wǎng)絡(luò)）設(shè)計(jì)方法將 PDN 看成一個(gè)系統(tǒng)，以平均交流電流激勵(lì) PDN， 為使 PDN 的輸出電壓波動(dòng)小于電源噪聲容限， PDN 的輸入阻抗必須小于目標(biāo)阻抗。如圖 15 所示， 為了使 PDN 的輸入阻抗低于目標(biāo)阻抗， 需要多個(gè)不同容量的電容器并聯(lián)以獲得平坦的輸入阻抗特性。一個(gè)設(shè)計(jì)示例如圖 16 所示。基于目標(biāo)阻抗的 PDN 設(shè)計(jì)方法將將 PDN 設(shè)計(jì)成滿(mǎn)足在感興趣的帶寬范圍內(nèi)從 IC 看過(guò)去的輸入阻抗小于某一給定的目標(biāo)阻抗值， 以確保電源噪聲可以控制在系統(tǒng)預(yù)算的噪聲容限范圍內(nèi)。頻率范圍一般為 IC 的工作頻率。如圖 15 所示，去耦電容器的應(yīng)用改變了 PDN 的輸入阻抗，為了使 PDN 的輸入阻抗?jié)M足目標(biāo)阻抗的要求，使輸入阻抗低于目標(biāo)阻抗，需要多個(gè)不同容量的電容器并聯(lián)以獲得平坦的輸入阻抗?；谀繕?biāo)阻抗的 PDN 設(shè)計(jì)方法利用電容器諧振頻率周?chē)杩惯_(dá)到最小的特性來(lái)獲得低輸入阻抗，大容量的體電容器維持低頻輸入阻抗，SMT 電容器維持中高頻輸入阻抗，而平面電容、嵌入式電容和片上／封裝電容則維持高頻阻抗。去耦網(wǎng)絡(luò)的設(shè)計(jì)是 PDN 設(shè)計(jì)最重要的部分，也是 PDN 設(shè)計(jì)和噪聲管理的難點(diǎn)。頻域阻抗分析法是平面 PDN 設(shè)計(jì)的典型方法。 通過(guò) PDN 的頻域阻抗曲線， 可以清楚地判斷在哪些頻率點(diǎn)上會(huì)出現(xiàn)嚴(yán)重的電源噪聲。 這種分析方法非常有利于分析并設(shè)計(jì) PDN 對(duì) SI （信號(hào)完整性）和 EMI 影響。判斷一個(gè) PDN 設(shè)計(jì)是否優(yōu)良的標(biāo)準(zhǔn)是：① 在可接受的電源噪聲下，功率得到及時(shí)可靠的傳輸；② 維持 PCB 上高速信號(hào)的完整性；③ 將系統(tǒng)的電磁輻射控制在可接受的范圍內(nèi) 利用目標(biāo)阻抗計(jì)算去耦電容器的電容量在基于目標(biāo)阻抗（target impedance）的去耦電容設(shè)計(jì)方法中，把瞬態(tài)電流看成階躍信號(hào)， 因而有很寬的頻譜，去耦電容必須在這個(gè)很寬的頻譜內(nèi)使電源系統(tǒng)的輸出阻抗低于目標(biāo)阻抗（target impedance） 。電容的選擇是分頻段設(shè)計(jì)的，每一種容值的電容負(fù)責(zé)一段頻譜范圍，超出這個(gè)范圍的，由其他電容負(fù)責(zé)構(gòu)成低阻抗路徑。例如：要去耦的電源為 ，允許電壓波動(dòng)為 %，最大瞬態(tài)變化電流為 600mA。利用目標(biāo)阻抗計(jì)算電源系統(tǒng)所需去耦電容器的電容量的步驟如下：第一步：計(jì)算目標(biāo)阻抗第二步：確定穩(wěn)壓電源電路的頻率響應(yīng)范圍穩(wěn)壓電源電路的頻率響應(yīng)范圍與具體使用的電源芯片和電路結(jié)構(gòu)有關(guān)，通常在 DC 到幾百kHz 之間。這里假設(shè)為 DC 到 100kHz 。在 100kHz 以下時(shí)，電源電路具有低的輸出阻抗，能很好的對(duì)瞬態(tài)電流做出反應(yīng)。 在高于 100kHz 時(shí)，電源電路呈現(xiàn)為很高的輸出阻抗， 如果沒(méi)有外加去耦電容，電源波動(dòng)將超過(guò) %的允許值。第三步：計(jì)算 bulk （體電容）電容量當(dāng)頻率處于電容自諧振點(diǎn)以下時(shí)，電容器的阻抗可近似表示為：可見(jiàn)，頻率 f越高，阻抗越小，頻率越低，阻抗越大。對(duì)于電源系統(tǒng)， 在感興趣的頻率范圍內(nèi)， 去耦電容的最大阻抗不能超過(guò)目標(biāo)阻抗， 因此在頻率 f =100kHz 點(diǎn)，計(jì)算 bulk （體電容）所需電容量的大?。旱谒牟剑河?jì)算bulk （體電容）的最高有效頻率當(dāng)頻率處于電容自諧振點(diǎn)以上時(shí)，電容的阻抗可近似表示為：頻率 f 越高，阻抗越大，但阻抗不能超過(guò)目標(biāo)阻抗。假設(shè) ESL 為 5nH，則 bulk （體電容）的最高有效頻率為：采用一個(gè) μF 的電容，在 100kHz 到 之間，能夠使電源系統(tǒng)的輸出阻抗控制在目標(biāo)阻抗之下。當(dāng)頻率高于 時(shí)，還需要額外的電容來(lái)控制電源系統(tǒng)的輸出阻抗。第五步：計(jì)算頻率高于 時(shí)所需電容如果希望電源系統(tǒng)在 500MHz 以下時(shí)都能滿(mǎn)足電壓波動(dòng)要求，就必須控制電容的寄生電感量。必須滿(mǎn)足 2π f Lmax ≤ Ztarget，所以有：為了在 時(shí)阻抗小于目標(biāo)阻抗，需要電容量為：因此每個(gè)電容的電容量為 。綜上所述，對(duì)于這個(gè)電源系統(tǒng)，選擇 1 個(gè) μF 的大電容和 63 個(gè) μF 的小電容即可滿(mǎn)足要求。注意：以上基于目標(biāo)阻抗（Target Impedance）的計(jì)算，主要是為了說(shuō)明這種方法的基本原理，實(shí)際中不能就這樣簡(jiǎn)單的計(jì)算了事，因?yàn)檫€有很多問(wèn)題需要考慮。 Xilinx推薦的容值計(jì)算方法xilinx公司推薦的去耦電容容值計(jì)算方法： 推薦使用遠(yuǎn)大于1/m乘以等效開(kāi)路電容的電容值。 此處m是在IC的電源插針上所允許的電源總線電壓變化的最大百分?jǐn)?shù)，一般IC的數(shù)據(jù)手冊(cè)都會(huì)給出具體的參數(shù)值。等效開(kāi)路電容定義為： C=P/(fU^2) 式中： P——IC所耗散的總瓦數(shù)； U——IC的最大DC供電電壓； f——IC的時(shí)鐘頻率。一旦決定了等效開(kāi)關(guān)電容，再用遠(yuǎn)大于1/m的值與它相乘來(lái)找出IC所要求的總?cè)ヱ铍娙葜怠Ｈ缓筮€要把結(jié)果再與連接到相同電源總線電源插針的總數(shù)相 除，最后求得安裝在每個(gè)連接到電源總線的所有電源插針附近的電容值。 初略估算公式去耦電容值的選取并不嚴(yán)格，可按C=1/f計(jì)算；，對(duì)微控制器構(gòu)成的系統(tǒng)，~。5 選擇電容的封裝 封裝與寄生參數(shù)的關(guān)系通常，封裝尺寸的選擇依據(jù)是：‘上次用的是什么’，或者是否足夠大到適
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