電容在高速pcb設(shè)計中的應(yīng)用(編輯修改稿)
2025-07-27 08:03 本頁面
【文章內(nèi)容簡介】 計時會遇到的部分問題，具體應(yīng)視實際情況而定，在能力范圍內(nèi)，經(jīng)常還要兼顧信號質(zhì)量與成本。在依照上面所闡述的理論原則來進行疊層方案的設(shè)計的同時，我們還需要考慮一些其它的布線原則來配合，比如每一層走線的方向，信號層電源線寬的定義，以及去耦電容的擺放等等。只有綜合考慮各方面的因素，才能最終設(shè)計出一塊性能較好的電路板。高速 PCB培訓(xùn)手記2(Allegro PCB SI的設(shè)計流程)Allegro PCB SI 的設(shè)計流程包括如下六個步驟： 1. PrePlacement 2. Solution Space Analysis 3. ConstraintDriven Floorplanning 4. ConstraintDriven Routing 5. PostRoute DRC 6. PostRoute Analysis PrePlacement 如圖 9 所示先將芯片、接插件等按照設(shè)計要求預(yù)放置在板上。 圖 9 預(yù)放置 Database Setup Advisor 通過 Database Setup Advisor可以設(shè)置板的層疊方式、DC 網(wǎng)絡(luò)、芯片和接插件的仿真模型等。 第一步是定義板的層疊方式，如圖 10 所示。板的層疊中需設(shè)置各層的材料、厚度、傳輸線的線寬、絕緣材料的介電常數(shù)、差分傳輸線的間距，這些因素決定了各層傳輸線的阻抗。整個層疊的目的是各層的阻抗要連續(xù)，而阻抗的值需控制到 50－75 歐姆的范圍內(nèi)，最好是 50 歐姆。如果阻抗不連續(xù)，則需要進一步修改。 圖 10 PCB 板的層疊方式 下一步定義 DC 網(wǎng)絡(luò)的電位，如圖 11 所示。圖 11 定義 DC 網(wǎng)絡(luò)的電位 下一步定義分離器件和接插件，這些器件由系統(tǒng)創(chuàng)建仿真 model，如圖 12 所示。 圖 12 定義分離器件和接插件 接下來是與仿真關(guān)系最緊密的一步，即分配 SI 仿真模型（如圖 13），要指定 IC 的 IBIS model，上一步定義的電阻、電容、I/O等可以由系統(tǒng)創(chuàng)建其仿真模型。 圖 13 指定 SI model 如果芯片廠商提供的 IBIS model 不完整，則需利用 Cadence提供的 Model Integrity進行修正，如圖 14 所示。 圖 14 Model Integrity 進行下一步的 SI 審計后結(jié)束 Database Setup Advisor過程。 Solution Space Analysis/ConstraintDriven Floorplanning/ConstraintDriven Routing 只有完成上述的過程后，我們才可能提取網(wǎng)絡(luò)的拓樸，爾后進行仿真反射、串繞和定時等的仿真，圖 15 是我們利用 SigXplorer提取的 TMS320C6713 數(shù)據(jù)總線中一部分的拓樸。 圖 15 提取拓樸 布線拓樸的不同對信號完整性是有一定影響的。對于一組總線(地址，數(shù)據(jù)，命令)驅(qū)動多達 5 個設(shè)備(FLASH、SDRAM 等)的情況，在 PCB 布線時，是總線依次到達各設(shè)備，如先連到 SDRAM，再到 FLASH……還是總線呈星型分布，即從某處分離，分別連到各設(shè)備？布線拓撲對信號完整性的影響，主要反映在各個節(jié)點上信號到達時刻不一致，反射信號同樣到達某節(jié)點的時刻不一致，所以造成信號質(zhì)量惡化。一般來講，星型拓撲結(jié)構(gòu)，可以通過控制同樣長的幾個分支，使信號傳輸和反射時延一致，達到比較好的信號質(zhì)量。在使用拓撲之間，要考慮到信號拓撲節(jié)點情況、實際工作原理和布線難度。不同的 Buffer，對于信號的反射影響也不一致，所以星型拓撲并不能很好解決上述數(shù)據(jù)地址總線連接到 FLASH 和 SDRAM 的時延，進而無法確保信號的質(zhì)量；另一方面，高速的信號一般在 DSP 和 SDRAM 之間通信，F(xiàn)LASH 加載時的速率并不高，所以在高速仿真時只要確保實際高速信號有效工作的節(jié)點處的波形，而無需關(guān)注 FLASH處波形；星型拓撲比較菊花鏈等拓撲來講，布線難度較大，尤其大量數(shù)據(jù)地址信號都采用星型拓撲時。 圖 16 仿真的信號波形 我們可以在 SigXplorer 設(shè)置不同的拓樸結(jié)構(gòu)、不同的端接電阻值仿真出信號的波形質(zhì)量（減緩反射），可以設(shè)置不同的平行線長度和間距來仿真獲得串繞值并將串繞限制在一定的范圍內(nèi)，并由上述仿真結(jié)果獲得布線規(guī)則，如圖 17 所示，這些規(guī)則會自動用于指導(dǎo)布線。從圖 17 可以看出，規(guī)則的種類較多。 圖 17 設(shè)置電氣規(guī)則 我們發(fā)現(xiàn)，整個規(guī)則管理的層次結(jié)構(gòu)是跨平臺的，體現(xiàn)在原理圖設(shè)計到 PCB 布線、SI分析的整個過程中（如圖 18）。 圖 18 規(guī)則管理PostRoute DRC/PostRoute Analysis 在布線結(jié)束后，我們可以利用 SI 依次點擊菜單 Analyze SI/EMI Sim Probe進行后分析，如圖19，這時候的傳輸線模型是真正的有損傳輸線模型，包括過孔也被賦予其仿真模型，我們?nèi)匀豢梢赃M行反射、串繞、定時等的分析看布線結(jié)果是否真的符合規(guī)則。圖 19 后分析提取拓樸 Cadence 的 Allegro SPB 是一套 Bug 叢生的軟件。另一套 Bug 叢生的軟件是著名的“瘟酒吧”――Windows 98，然而它們都是世界上最好的軟件。我們永遠在做 1＋1 的數(shù)學(xué)題，哪里會有 Bug？但終究發(fā)現(xiàn)，也許最大的 Bug 便是沒有 Bug。 沒有 Bug 叢生軟件的民族是悲哀的。 Allegro 使用中的一些細節(jié)為了便于大家察看pcb 版，我將Allegro 中遇到的一些細微的東西在此跟大家分享： 焊盤空心、實心的顯示 經(jīng)常每個人都有自己視覺的習(xí)慣，有些人習(xí)慣空心焊盤而有些人則習(xí)慣實心的，當(dāng)面對的板子和你自己的習(xí)慣矛盾時，可以用以下的方法來改變：在菜單中選Setup198。Drawing Options….，會彈出一個對話框：在Display 下的Filled pad 前面打勾，顯示的就是實心焊盤，反之就是空心的。 Highlight 這個如果沒有設(shè)定好的話，當(dāng)我們高亮一個網(wǎng)絡(luò)或者零件的時候，顯示為虛線條，這樣當(dāng)放大屏幕的時候很難看清點亮的東西。沒有設(shè)定好的話，當(dāng)我們高亮一個網(wǎng)絡(luò)或者零件的時候，顯示為虛線條，這樣當(dāng)縮小屏幕的時候很難看清點亮的東西。按照如下的方法可以加以設(shè)定：在菜單中選Setup198。User Preferences…，點選Display，在右側(cè)的Display_nohilitefont 前面打勾，則高亮的物體顯示為實心顏色，否則為虛線。這一點實際做一下對比就可以體會到。 顯示平面層花盤 這點跟第1 點類似，在圖一中的Thermal pads 中打勾即可；另外要想顯示鉆孔，只需選中Display drill holes。 DRC 顯示為填充以及改變大小 顯示填充：同樣在圖二的對話框中，選中右側(cè)Display_drcfill 即顯示填充的drc，否則為空心。改變大小：在圖一的對話框中點開drc 則出現(xiàn)對話框：我們就可以更改drc 的大小，或者開、關(guān)drc。 改變光標的形狀（大十字、小十字等） 用慣PowerPCB 的人可能比較習(xí)慣光標是大十字，充滿整個屏幕，可以作如下設(shè)定：在圖二中，選中左側(cè)Ui，在右側(cè)Pcb_cursor 的下拉菜單中選不同的項，則可以實現(xiàn)不同的設(shè)定，其中Cross 是小光標，infinite 是大光標。 將整版顯示為0mil 的線寬 在圖二中選中右側(cè)nolinewith 可以實現(xiàn)。 動態(tài)的顯示布線長度 在圖二的對話框中選中左側(cè)的Etch，右側(cè)選中Allegro_etch_length_on，這樣在布線的時候就可以實時的顯示已布線的長度，當(dāng)然并不是所有時候都方便，有時候可能后覺得礙眼，看情況了。以上是我已發(fā)現(xiàn)的一些東東，不對指出還往指正。這些都是很細節(jié)的問題，知道了可能會覺得很簡單，不知道的話怎么找也找不著，當(dāng)然還有很多沒有發(fā)現(xiàn)的東西，如果你已經(jīng)發(fā)現(xiàn)了，麻煩你告訴我一
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