高速pcb設(shè)計(jì)指南之八(編輯修改稿)
2024-08-26 10:19 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 也是一個(gè)值得特別關(guān)注的問(wèn) 題。 IC 輸出級(jí) 通過(guò) IC 的電源管腳吸納的電流都是由電路板上的去耦網(wǎng)絡(luò)提供的。降低電源總線(xiàn)上電壓下降的一種可行的辦法是縮短去耦電容到 IC 輸出級(jí)之間的分布路徑。這樣將降低 “Ldi/dt”表達(dá)式中的 “L”項(xiàng)。由于 IC 器件的上升時(shí)間越來(lái)越快，在設(shè)計(jì) PCB 板時(shí)唯一可以實(shí)施的辦法是盡可能地縮短去耦電容到 IC 輸出級(jí)之間的分布路徑。一種最直接的解決方法是將所有的電源去耦都放在 IC 內(nèi)部。最理想的情況是直接放在硅基芯片上，并緊鄰被驅(qū)動(dòng)的輸出級(jí)。對(duì)于 IC 廠(chǎng)商來(lái)說(shuō)，這不僅昂貴而且很難實(shí)現(xiàn)。然而如果將去耦電容直接放在 IC 封裝內(nèi)的 PCB 板上，并且直接連接到硅基芯片的管腳，這樣的設(shè)計(jì)成本增加得最少，對(duì) EMI 控制和提高信號(hào)完整性的貢獻(xiàn)最大。目前僅有少數(shù)高端微處理器采用了這種技術(shù)，但是 IC 廠(chǎng)商們對(duì)這項(xiàng)技術(shù)的興趣正與日俱增，可以預(yù)見(jiàn)這樣的設(shè)計(jì)技術(shù)必將在未來(lái)大規(guī)模、高功耗的 IC 設(shè)計(jì)中普遍應(yīng)用。 在 IC 封裝內(nèi)部設(shè)計(jì)的電容通常數(shù)值都很小 (小于幾百皮法 )，所以系統(tǒng)設(shè)計(jì)工程師仍然需要在 PCB 板上安裝數(shù)值在 到 之間的去耦電容，然而 IC 封裝內(nèi)部的小電容可以抑制輸出波形中的高頻成分，這些高頻成分是 EMI 的最主要來(lái)源。 傳輸線(xiàn) 終端匹配也是影響 EMI 的重要問(wèn)題。通過(guò)實(shí)現(xiàn)網(wǎng)絡(luò)線(xiàn)的終端匹配可以降低或者消除信號(hào)反射。信號(hào)反射也是影響信號(hào)完整性的一個(gè)重要因素。從減小 EMI 的角度來(lái)看，串行終端匹配效果最明顯，因?yàn)檫@種方式的終端匹配將入射波 (在傳輸線(xiàn) 上傳播的原始波形 )降低到了 Vcc 的一半，因而減小了驅(qū)動(dòng)傳輸線(xiàn)所需的瞬時(shí)吸納電流。這種技術(shù)通過(guò)減少 “Ldi/dt”中的 “di”項(xiàng)來(lái)達(dá)到降低 EMI 的目的。 某些 IC 廠(chǎng)商將終端匹配電阻放在 IC 封裝內(nèi)部，這樣除了能夠降低 EMI 和提高信號(hào)完整性，還減少了 PCB 板上的電阻數(shù)目。檢查 IC 芯片是否采用了這 樣的技術(shù)可以更加清楚 IC 的輸出阻抗。當(dāng) IC 的輸出阻抗同傳輸線(xiàn)的阻抗匹配時(shí)，就可以認(rèn)為這樣的傳輸線(xiàn)實(shí)現(xiàn)了 “串聯(lián)終端匹配 ”。值得注意的是串聯(lián)終端匹配的IC 采用了信號(hào)轉(zhuǎn)換的反射模型。而在實(shí)際應(yīng)用中如果沿傳輸線(xiàn)方向分布有多個(gè)負(fù)載，并且有非常嚴(yán)格的時(shí)序要求，這時(shí)串聯(lián)終端匹配就可能不起作用。 最后，某些 IC 芯片輸出信號(hào)的斜率也受到控制。對(duì)大多數(shù)的 TTL和 CMOS 器件來(lái)說(shuō)，當(dāng)它們的輸出級(jí)信號(hào)發(fā)生切換時(shí)，輸出晶體管完全導(dǎo)通，這樣就會(huì)產(chǎn)生很大的瞬間電流來(lái)驅(qū)動(dòng)傳輸線(xiàn)。電源總線(xiàn)上如此大的浪涌電流勢(shì)必產(chǎn)生非常大的電壓瞬變(V=Ldi/dt)。而許多 ECL、 MECL 和 PECL 器件通過(guò)在輸出晶體管線(xiàn)性區(qū)的高低電平之間的轉(zhuǎn)換來(lái)驅(qū)動(dòng)輸出級(jí)，通常稱(chēng)之為非飽和邏輯，其結(jié)果是輸出波形的波峰和波谷會(huì)被削平，因而減小了高頻諧波分量的幅度。這種技術(shù)通過(guò)提升表達(dá)式 “Ldi/dt”中的信號(hào)上升時(shí)間 “dt”項(xiàng)來(lái)減小 EMI。 總結(jié) 通過(guò)仔細(xì)考察集成電路芯片的封裝、引線(xiàn)結(jié)構(gòu)類(lèi)型、輸出驅(qū)動(dòng)器的設(shè)計(jì)方法以及去耦電容的設(shè)計(jì)方法，可以得出有益的設(shè)計(jì)規(guī)則，在電路設(shè)計(jì)中要注意選擇和使用符合以下特征的電子元器件： *外形尺寸非常小的 SMT 或者 BGA 封裝； *芯片內(nèi)部的 PCB 是具有電源層和接地層的多層 PCB 設(shè)計(jì)； *IC 硅基芯片直接粘接在內(nèi)部的小 PCB 上 (沒(méi)有綁定線(xiàn) )； *電源和地成對(duì)并列相鄰出現(xiàn) (避免電源和地出現(xiàn)在芯片的邊角位置，如 74 系列邏輯電路 )； *多個(gè)電源和地管腳成對(duì)配置； *信號(hào)返回管腳 (比如地腳 )與信號(hào)管腳之間均勻分布； *類(lèi)似于時(shí)鐘這樣的關(guān)鍵信號(hào)配置專(zhuān)門(mén)的信號(hào)返回管腳； *采用可能的最低驅(qū)動(dòng)電壓 (Vcc)，如相對(duì)于 5V 來(lái)說(shuō)可以采用，或者使用低電壓差分邏輯 (LVDS)； *在 IC 封裝內(nèi)部使用了高頻去耦電容； *在硅基芯片上或者是 IC 封轉(zhuǎn)內(nèi)部對(duì)輸入和輸出信號(hào)實(shí)施終端匹配； *輸出信號(hào)的斜率受控制。 總之，選擇 IC 器件的一個(gè)最基本的規(guī)則是只要能夠滿(mǎn)足設(shè)計(jì)系統(tǒng)的時(shí)序要求就應(yīng)該選擇具有最長(zhǎng)上升時(shí)間的元器件。一旦設(shè)計(jì)工程師做出最終的決定，但是仍然不能確定同一工藝技術(shù)不同廠(chǎng)商生產(chǎn)的器件電磁干擾的情況，可以選擇不同廠(chǎng)商生產(chǎn)的器 件做一些測(cè)試。將有疑問(wèn)的 IC 芯片安裝到一個(gè)專(zhuān)門(mén)設(shè)計(jì)的測(cè)試電路板上，啟動(dòng)時(shí)鐘運(yùn)行和高速數(shù)據(jù)操作。通過(guò)連接到頻譜分析儀或?qū)拵静ㄆ魃系慕鼒?chǎng)磁環(huán)路探針可以容易地測(cè)試電路板的電磁發(fā)射。 第二篇 實(shí)現(xiàn) PCB 高效自動(dòng)布線(xiàn) 的設(shè)計(jì)技巧和要點(diǎn) 盡管現(xiàn)在的 EDA 工具很強(qiáng)大，但隨著 PCB 尺寸要求越來(lái)越小，器件密度越來(lái)越高， PCB 設(shè)計(jì)的難度并不小。如何實(shí)現(xiàn) PCB高的布通率以及縮短設(shè)計(jì)時(shí)間呢？本文介紹 PCB 規(guī)劃、布局和布線(xiàn)的設(shè)計(jì)技巧和要點(diǎn)。 現(xiàn)在 PCB 設(shè)計(jì)的時(shí)間越來(lái)越短，越來(lái)越小的電路板空間，越來(lái)越高的器件密度，極其苛刻的布局規(guī)則和大尺寸的元件使得設(shè)計(jì)師的工作更加困難。為了解決設(shè)計(jì)上的困難，加快產(chǎn)品的上市，現(xiàn)在很多廠(chǎng)家傾向于采用專(zhuān)用 EDA 工具來(lái)實(shí)現(xiàn) PCB 的設(shè)計(jì)。但專(zhuān)用的 EDA 工具并不能產(chǎn)生理想的結(jié)果，也不能達(dá)到 100%的布通率，而且很亂 ，通常還需花很多時(shí)間完成余下的工作。 現(xiàn)在市面上流行的 EDA 工具軟件很多，但除了使用的術(shù)語(yǔ)和功能鍵的位置不一樣外都大同小異，如何用這些工具更好地實(shí)現(xiàn) PCB 的設(shè)計(jì)呢？在開(kāi)始布線(xiàn)之前對(duì)設(shè)計(jì)進(jìn)行認(rèn)真的分析以及對(duì)工具軟件進(jìn)行認(rèn)真的設(shè)置將使設(shè)計(jì)更加符合要求。下面是一般 的設(shè)計(jì)過(guò)程和步驟。 確定 PCB 的層數(shù) 電路板尺寸和布線(xiàn)層數(shù)需要在設(shè)計(jì)初期確定。如果設(shè)計(jì)要求使用高密度球柵陣列 (BGA)組件，就必須考慮這些器件布線(xiàn)所需
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