電容的模型、選型、容值計算與pcb布局布線(參考版)
2025-05-26 18:32本頁面
【正文】 使用溫度范圍寬和嚴格的容差意味著該電容器的價格也很高。最后一個字母 R 代表電容在整個溫度范圍上的容差。在最新的材料清單中，電容被標志為‘X7R’。對其各種參數(shù)做進一步選擇，才能確定電容器的最終價格。濾波電容、去耦電容與旁路電容。為了完整起見，表中還包括了云母和塑料薄膜電容。Oscan 是一種特殊的電容，它的寄生參數(shù)小、頻率范圍寬、溫度范圍廣、品質(zhì)最好，價錢也最高。鉭電容適用于低電壓系統(tǒng)。鉭電容、Oscan 以及鋁電解電容都是有極性電容，特別適合作為旁路電容。除非是平坦頻率響應(yīng)，否則不推薦采用。采用簡單的 2電容旁路網(wǎng)絡(luò)的效果見圖 21 和圖 22。這一個最小的電容必須最靠近電源引腳以將寄生參數(shù)最小化。注意，不僅只有電容會產(chǎn)生ESR和ESL，走線和通孔會也產(chǎn)生ESR和ESL。旁路通道中任何其它的額外阻抗（ESR）將降低品質(zhì)因數(shù)(Q)。 (高電流/高頻率)DSL放大器DSL放大器必須處理用于驅(qū)動高速通信線路所必需的大電流。因為有大電流通過，寄生器件的效果會更加明顯。 (高電流/低頻): DC/DC轉(zhuǎn)換器圖17所示為簡化的DC/DC轉(zhuǎn)換器方框圖。調(diào)節(jié)器的輸出也被旁路以給ADC提供一個低阻抗電源。圖15所示為ISL60002電壓參考調(diào)節(jié)某高速ADC的電源。盡管基準電壓源通常被視作低頻器件。如果不將這些走線最小化，那么就需要增加額外的旁路電容來消除被耦合進的干擾信號。這兩個電容必須并聯(lián)地放置在電源節(jié)點和地之間。首先，用一個小電容()來處理數(shù)字開關(guān)瞬變現(xiàn)象。第一個要旁路的是EEPROM程序陣列。這一系統(tǒng)有3個要求特別注意旁路的分開的區(qū)域。 若條件限制實在做不到不穿孔 ,保證頻率大于等于 66M 的時鐘線不穿孔 ,頻率小于 66M的時鐘線若穿孔 ,必須加一個去耦電容形成鏡像通路 。旁路電容所在的電源層必須是過孔穿過的電源層 ,并盡可能地靠近過孔 ,旁路電容與過孔的間距最大不超過 300M IL 。 這不僅對穩(wěn)定性有影響 , 對 EM I 也有很大的影響 。（5）對于 IC 的電源 , 保證每個 IC 的電源 PIN 都有一個去耦電容 ,對于 B GA CHIP ,要求在 B GA 的四角分別有兩個電容共 8 個 。（3）對于噪聲能力弱、關(guān)斷時電流變化大的器件和 ROM、RAM 等存儲型器件，應(yīng)在芯片的電源線（Vcc）和地線（GND）間直接接入去耦電容。（2）為每個集成電路芯片配置一個 的陶瓷電容器。3，電容器額定電壓應(yīng)高于實際工作電壓，并要有足夠的余地，一般選用耐壓值為實際工作電壓兩倍以上的電容器。2，在振蕩電路、延時電路、音調(diào)電路中，電容器容量應(yīng)盡可能與計算值一致。電路板中電子元器件和線路受電磁干擾( EM I)的可能性降低了679/ 。如果換成圖 5 的走線方式 ,到電路板上電容的電源線和地線彼此靠近 。 電源回路布線在安放跟去耦電容時需注意電源線和地線的走線 ,由于這種不恰當?shù)呐浜?,電路板的電子元器件和線路受電磁干擾的可能性比較大 。這樣即使是0402封裝的電容，你也可以使用20mil 寬的引出線。注意：小尺寸電容禁止在兩個焊盤間打孔，因為容易引起短 路。最好想辦法優(yōu)化電容組合的設(shè)計，減少電容數(shù)量。 注意：有些工程師為了節(jié)省空間，有時讓多個電容使用公共過孔。 最后一種方法在焊盤上直接打孔，寄生電感最小，但是焊接是可能會出現(xiàn)問題，是否使用要看加工能力和方式。 第三種在焊盤側(cè)面打孔，進一步減小了回路面積，寄生電感比第二種更小，是比較好的方法。第一種方法從焊盤引出很長的引出線然后連接過孔，這會引入很大的寄生電感，一定要避免這樣做，這時最糟糕的安裝方式。放置過孔的基本原則就是讓這一環(huán)路面積最小，進而使總的寄 生電感最小。對于小電容，因去耦半徑很小， 應(yīng)盡可能的靠近需要去耦的芯片，這正是大多數(shù)資料上都會反復(fù)強調(diào)的，小電容要盡可能近的靠近芯片放置。不同的電容，諧振頻率不同，去耦半徑也不同。大約等于 。 例如：，諧振周期為 。這就要求噪聲源距離電容盡可能的近，要遠小于λ/4。為了能有效傳遞補償能量，應(yīng)使噪聲源和補償電流的相位差盡可能的小，最好是同相位的。當擾動區(qū)到電容的距離達到λ/4時，補償電流的相位為π，和噪聲源相位剛好差180度，即完全反相。因此必然造成噪聲源和電容補償電流之間的相位上的不一致。信號在介質(zhì)中傳播需要一定的時間，因此從發(fā)生局部電壓擾動到電容感知到這一擾動之間有 一個時間延遲。 理解去耦半徑最好的辦法就是考察噪聲源和電容補償電流之間的相位關(guān)系。 確實，減小電感是一個重要原因，但是還有一個重要的原因大多數(shù)資料都沒有提及，那就是電容去耦半徑問題。 去耦半徑與擺放的關(guān)系電容去耦的一個重要問題是電容的去耦半徑。通常芯片在設(shè)計的時候就考慮到了電源和地引腳的排列位置，一般都 是均勻分布在芯片的四個邊上的。 容值稍大些的可以距離稍 遠，最外層放置容值最大的。 容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。原因是：如果去耦電容離IC電源引腳較遠，則布線阻抗將減小去耦電容 的效力。 電容的擺放 對于電容的安裝，首先要提到的就是安裝距離。測量結(jié)果可以看出有分支線路的比沒有分支線路的電壓波動 （波紋） 要大很多。在IC電源端 15mm 處，用示波器測量噪聲抑制效果。在圖 8（b）中，由于 L2 隔離了電容器 C 與 I C的連接，電源的變化和噪聲首先作用于 IC，降低了電容器 C 的去耦作用。6 去耦/旁路/濾波電容的布局布線 去耦電容器不同安裝位置的影響 電源、電容與IC的位置關(guān)系在圖 4 所示電路中，去耦電容器C的安裝位置不同，圖7（a）中電容器靠近電源安裝，圖 7（b）中集成電路（IC）靠近電源安裝，其去耦合效果是不同的.考慮布線電感，圖 7 所示電路的等效電路如圖 8 所示.在圖 8（a ）中，從電源部分流入的電流，首先通過電感 L1 在 C 中積蓄起來，然后再通過 L2 提供給 IC 。 由于每只電容采用相同的封裝，故它們的高頻響應(yīng)相同。通常BOM表中會規(guī)定所有的無源元器件都要選用相同的尺寸，如都用0805電容。 在高頻寬電路中，串聯(lián)電感值決定了旁路電路為電源接腳提供低阻抗的能力上限。這只是方向上的簡單變化，卻使封裝的內(nèi)部連接小了許多。特別注意圖 7 中的 1206 和 0612 例子。為了證實這一趨勢，請參見表 4。這會帶來額外的串聯(lián)電阻和電感。很顯然，只要電容結(jié)構(gòu)保持不變，其電容值也會保持不變。 需要記住的是，等效電路會隨不同的封裝類型而改變。 初略估算公式去耦電容值的選取并不嚴格，可按C=1/f計算；，對微控制器構(gòu)
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