cmos基本邏輯單元ppt課件(編輯修改稿)
2025-05-28 23:05 本頁面
【文章內(nèi)容簡介】 p?????????????46 ? (ViV0)?， rp?。 此時，傳輸門導(dǎo)通電阻 ron=rn?? rp。 II區(qū)： ViV0VTn N管： VGSn=VDSn=ViV0VTn ,處于截止狀態(tài)， rn??。 P管：按 ? ?)(10VVVVriTpDDpp ????? ?繼續(xù)減小。 47 (2) 傳輸?shù)碗娖? 圖 傳輸門傳輸?shù)碗娖竭^程 N管為漏負載級（ VGSn=VDD）， P管為源跟隨器 VGSp=VDSp。其分析過程與傳輸高電平時類似。 48 由（ 1）、（ 2）分析可見：欲使 ?????????????????????DDTOXpnonVVTLWrrr 要使 ron線性度提高，則須保證 n、 p管匹配：VTn=?VTp?， gmn=gmp。 與單個的傳送晶體管相比， CMOS傳輸門除了導(dǎo)通電阻大為改善，傳輸速度提高之外，還有一個突出的優(yōu)點就是無高、低電平閾值損失。所謂閾值損失是指傳輸高電平時，是否能將 Vi=VDD傳到 V0，或傳輸?shù)碗娖綍r，最終能否使輸出達到 0V。 49 CMOS傳輸門在傳輸高電平和低電平 時的性能分析， 即 CMOS傳輸門在傳輸高電平時，為漏負載級工作方式（由于輸出電位隨漏極電位變化而變化） ，注意，輸出電位是隨 pMOS管 漏極電位變化而變化，可以完美傳輸高電平； 而 CMOS傳輸門在傳輸?shù)碗娖綍r，也可以完美傳輸?shù)碗娖?，仍為漏負載級工作方式 （由于輸出電位隨漏極電位變化而變化），注意，這時輸出電位是隨nMOS管 漏極電位變化而變化。從而討論了為何單溝道傳輸門不能完美傳輸高電平（ n溝道 MOS傳輸門），或者為何不能完美傳輸?shù)碗娖剑?p溝道MOS傳輸門）的原因；討論了為何 CMOS傳輸門既可完美傳輸高電平又可完美傳輸?shù)碗娖降睦碚摬⑦M行了分析。 50 CMOS傳輸門在傳輸高電平和低電平 時 的性能分析 CMOS傳輸門在傳輸高電平時，為漏負載級工作方式（由于輸出電位隨漏極電位變化而變化），注意，輸出電位是隨 pMOS管漏極 電位變化而變化，可以完美傳輸高電平；而 CMOS傳輸門在傳輸?shù)碗娖綍r，也可以完美傳輸?shù)碗娖?，仍為漏負載級工作方式（由于輸出電位隨漏極電位變化而變化），注意，這時輸出電位是隨 nMOS管漏極 電位變化而變化。從而說明了為何單溝道傳輸門不能完美傳輸高電平（ n溝道 MOS傳輸門），或者為何不能完美傳輸?shù)碗娖剑?p溝道MOS傳輸門）的原因，而 CMOS傳輸門既可完美傳輸高電平又可完美傳輸?shù)碗娖健? 51 2) 襯底偏置效應(yīng)對傳輸門特性的影響 由上面的分析可以看出，在電平傳輸過程中，源跟隨器的源極電位由于 CL充放電隨時變化，而襯底接固定電位， VBS?0，有襯偏效應(yīng)；漏負載級的源與襯底雖未連在一起，但電位相同，VBS=0，無襯偏效應(yīng)。 ??????管有襯偏效應(yīng)傳輸?shù)碗娖焦苡幸r偏效應(yīng)傳輸高電平pn 若采用 P阱工藝， NMOS襯底濃度與 PMOS的高 1?2數(shù)量級，襯偏效應(yīng)更為明顯。 即傳輸高電平時， n MOS管存在顯著的襯底偏置效應(yīng)；而傳輸?shù)碗娖綍r， pMOS管存在顯著的襯底偏置效應(yīng)；而且二者比較得知， n MOS管的襯底偏置效應(yīng)更加嚴重。 52 圖 九管 CMOS傳輸門 3) 改進電路 ——九管 CMOS傳輸門 一種改進的 CMOS傳輸門電路如圖 431所示。 TG1的 n3管VBS=0，無襯偏。 E=―1‖， TG TG2工作，當 Vi=―1‖， TGTG2同時開始傳輸高電平，其各自的輸出端 V0， V0’狀態(tài)相同，而 V0’與 TG1的 n1管襯底相接，即 VBn1=VSn3=VSn1，可等效視為 n1的 VBS1=0， ?n1管無襯偏效應(yīng)。 53 2. 兩相時鐘 流水線式兩相 NP CMOSφ邏輯級 54 2. 兩相時鐘 55 鐘控 CMOS邏輯 鐘控 CMOS邏輯主要用來構(gòu)成鐘控邏輯，用它把鎖存器（或接口電路）和其它類型的動邏輯連接起來。 56 預(yù)充電鑒別邏輯（ PE邏輯） 下圖為 PE形式三輸入與非門可見，該電路既保持了與NMOS邏輯相同的管數(shù)，又有 CMOS電路低功耗的特點。 (1) 工作原理 預(yù)充電過程： ?=―0‖， 鑒別管 Tn截止 ， 上拉 P管Tp導(dǎo)通 ， 將輸出預(yù)充電至 VDD。 鑒別過程： ?=―1‖， Tn導(dǎo)通， Tp截止預(yù)充電停止，根據(jù)輸入端的狀態(tài)，輸出相應(yīng)的邏輯電平。 預(yù)充電鑒別邏輯 57 (2) 與經(jīng)典的靜態(tài) CMOS邏輯相比， PE邏輯的優(yōu)缺點： 優(yōu)點： ? 不需互補結(jié)構(gòu) （ 每個輸入端勿需 P、 N管搭配 ） 。 ? 無比電路 ， 所有邏輯門可采用最小尺寸 。 ? 不存在下拉直流電流 ， 邏輯部分可串聯(lián)較多晶體管 ，輸入端擴展方便 。 ?作用在邏輯信號的負載較低，速度快。 58 缺點： ? 邏輯輸出易受所謂“電荷共享”現(xiàn)象影響，如邏輯部分內(nèi)部放電節(jié)點與輸出節(jié)點相連，輸出節(jié)點電荷將被已放電的內(nèi)部節(jié)點共享，輸出電壓 ?。 ? 輸出信號有動態(tài)特性，存在最小時鐘比，最大時鐘比受電路特性制約。 ?鑒別過程中 ， 輸入必須穩(wěn)定 ， 否則錯誤值將使輸出節(jié)點誤放電 。 ?如預(yù)充電期間需輸出
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號-1