【文章內(nèi)容簡介】 也相等。（ ）20. 真值表能反映邏輯函數(shù)最小項(xiàng)的所有取值。（ ）21. 對于任何一個確定的邏輯函數(shù)，其函數(shù)表達(dá)式和邏輯圖的形式是唯一的。（ ）22. 因?yàn)锳（A+B）=A，所以A+B=1。（ ）23. 一個確定的邏輯函數(shù)，其真值表是唯一的。（ ）24. 一個確定的邏輯函數(shù)，其邏輯圖是唯一的。（ ）25. 一個確定的邏輯函數(shù)，其邏輯圖的形式可以有多種。（ ）26. 卡諾圖化簡時，任意項(xiàng)就是指最大項(xiàng)（　?。?7. 化簡時，任意項(xiàng)既可以看作1也可以看作0（　?。?8. 一個最小項(xiàng)只能被使用一次，不能重復(fù)使用。（　　?。?9. 卡諾圖化簡時一個最小項(xiàng)可以被重復(fù)使用，但是每重復(fù)一次必須有新1出現(xiàn)。（　　）30. 因?yàn)槊總€變量有兩種取值可能，所以4變量的卡諾圖有8個小方格。（　?。?1. 因?yàn)槊總€變量有兩種取值可能，3變量的卡諾圖有8個小方格（ ）。32. 利用卡諾圖化簡邏輯函數(shù)時，每個小方格只能被圈一次。（　　）33. 用卡諾圖化簡時，要注意選擇最少的圈數(shù)覆蓋全部最小項(xiàng)。（　　）34. 因?yàn)檫壿嫳磉_(dá)式A+B+AB=A+B成立，所以AB=0成立。（ ）35. 邏輯變量的取值，1比0大。（ ）。第3章 門電路一、單項(xiàng)選擇題：1. 圖示邏輯電路為( )。A、“與非”門 B、 “與”門 C、 “或”門 D、 “或非”門2. 在開關(guān)電路中，三極管工作在（ ） A、 飽和區(qū) B、 放大區(qū) C、 截止區(qū) D、 飽和區(qū)或截止區(qū)3. 示門電路的邏輯表達(dá)式為（ ）。 A、 B、 C、 D、 4. 集電極開路的與非門即OC門的用途是（ ）A、實(shí)現(xiàn)禁止控制 B、提高開關(guān)速度 C、提高抗干擾能力 D、實(shí)現(xiàn)線與5. 圖示門電路的邏輯表達(dá)式為（ ）。 A、F=A+B B、F=AB C、 D、 6． 圖示門電路的邏輯表達(dá)式為（ ）。 A、 B、 C、A⊙B D、AB7． 圖示邏輯電路的邏輯式為（ ）。A、 B、 C、 D、二、多項(xiàng)選擇1. TTL與門多余的輸入端的處理方法（ ）A、懸空 B、接高電平 C、并接到一個已經(jīng)被使用的輸入端上 D、接地2. 下列器件可以當(dāng)做反相器使用的有（ ） A、與非門 B、或非門 C、異或門 D、與門3. 下列表達(dá)式可以正確表示圖示邏輯電路的有（ ）A、 B、 C、 D、4. 對于TTL與非門閑置輸入端的處理，可以（ ）。A、接電源 B、通過電阻3kΩ接電源 C、接地 D、與有用輸入端并聯(lián)5. 三態(tài)門的三個狀態(tài)是（　　）A、0 B、1 C、高阻態(tài) D、低阻態(tài) 三、判斷題：正確： “√”，錯誤：“”。1. 利用三態(tài)門可以實(shí)現(xiàn)總線結(jié)構(gòu)。（　　　）2. TTL與非門的多余輸入端可以接固定高電平。3. 與非門可以用作反相器。 4. 三極管開關(guān)電路中，三極管工作在飽和和截止?fàn)顟B(tài)。5. 與非門不可以用作反相器。6. 或非門可以用作反相器。 7. 或非門不可以用作反相器。8. 幾個集電極開路與非門的輸出端直接并聯(lián)可以實(shí)現(xiàn)線與功能。Y9. （256）10＝（10011）2　　( 　　 )10. 與非門的輸入端加有低電平時，其輸出端恒為高電平。11. 或非門的輸入端加有高電平時，其輸出端恒為高電平。12. CMOS或非門與TTL或非門的邏輯功能完全相同。（ ）13. 三態(tài)門的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓。（ ）14. 一般TTL門電路的輸出端可以直接相連，實(shí)現(xiàn)線與。（ ）15. CMOS OD門（漏極開路門）的輸出端可以直接相連，實(shí)現(xiàn)線與。（ ）16. TTL OC門（集電極開路門）的輸出端可以直接相連，實(shí)現(xiàn)線與。（ ）17. 普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會損壞器件。（ ）18. 兩輸入端四與非門器件74LS00與7400的邏輯功能完全相同。（ ）19. 當(dāng)TTL與非門的輸入端懸空時相當(dāng)于輸入為邏輯1。（ ）第4章 組合邏輯電路一、單項(xiàng)選擇題：1. 4個輸入端的譯碼器，其輸出端最多為（ C ） A、4 B、8 C、16 D、242. 下列器件不可以用來實(shí)現(xiàn)邏輯函數(shù)的是（ ）A、四選一數(shù)據(jù)選擇器 B、八選一數(shù)據(jù)選擇器 C、全加器 D、與非門3. 八選一數(shù)據(jù)選擇器，其數(shù)據(jù)選擇端（地址端）有( C )。 A、1 B、2 C、3 D、8 4. 欲對全班43個學(xué)生以二進(jìn)制代碼編碼表示，最少需要二進(jìn)制碼的位數(shù)是（ B ）。 A、5 B、6 C、8 D、435. 在下列邏輯電路中，不是組合邏輯電路的有(D )。 A、譯碼器 B、編碼器 C、全加器 D、寄存器6．一個8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有( D ) 個。 A、1 B、2 C、3 D、87．既考慮低位進(jìn)位，又考慮向高位進(jìn)位，應(yīng)選用（ C ）。A、 編碼器 B、 半加器 C、 全加器 D、計(jì)數(shù)器8．七段顯示譯碼器，當(dāng)譯碼器七個輸出端狀態(tài)為abcdefg=1111001時（高點(diǎn)平有效），譯碼器輸入狀態(tài)（8421BCD碼）應(yīng)為( B )。 A、0011； B、0110； C、0101； D、01009．一個4選1數(shù)據(jù)選擇器，其地址端（選擇控制端）的個數(shù)應(yīng)是（ A ）個。 A、2 B、1 C、4 D、8 10．下列不屬于組合電路的是（C ） A、編碼器 B、譯碼器 C、計(jì)數(shù)器 D、加法器11. 下列器件屬于組合電路的是（C ） A、計(jì)數(shù)器 B、寄存器 C、譯碼器 D、觸發(fā)器12. 分析如圖所示電路，其反映的邏輯關(guān)系是：( ) A、與非關(guān)系；B、異或關(guān)系；C、同或關(guān)系；D、或關(guān)系；13. 在函數(shù)F=AB+CD的真值表中，F(xiàn)=1的狀態(tài)有多少個？（ ）。 A、2 B、4 C、6； D、7；14． 如圖所示電路，實(shí)現(xiàn)的邏輯功能為（ ） A、異或 B、與邏輯 C、或邏輯 D、同或15. 若對40個字符進(jìn)行二進(jìn)制代碼編碼，則至少需要( )二進(jìn)制。A、 40位 B、 4位 C、 6位 D、 10位16. 組合邏輯電路通常由（ ）組合而成。 A、門電路 B、觸發(fā)器 C、計(jì)數(shù)器 D、寄存器17. 8線3線優(yōu)先編碼器的輸入為I0I7 ，當(dāng)優(yōu)先級別最高的I7有效時，其輸出的值是（ ）。A、111 B、010 C、000 D、10118. 比較兩個一位二進(jìn)制數(shù)A和B,當(dāng)A=B時輸出F=1,則F的表達(dá)式是（）。A、F=AB B、 C、 D、F=A⊙B`19. 設(shè)某函數(shù)的表達(dá)式F=A+B,若用四選一數(shù)據(jù)選擇器來設(shè)計(jì)，則數(shù)據(jù)端D0D1D2D3的狀態(tài)是（ ）。(設(shè)A為高位)A、0111 B、1000 C、1010 D、010120. 若在編碼器中有50個編碼對象，則要求輸出二進(jìn)制代碼位數(shù)為（ ） 位。 A、5 B、6 C、10 D、5021. 一個16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有( C )個。 A、1 B、2 C、4 D、1622. 四選一數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入Xi和地址碼Ai之間的邏輯表達(dá)式為Y= ( A )。A、 B、 C、 D、23. 用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)Y=，應(yīng)使 。A、D0=D2=0，D1=D3=1 B、D0=D2=1，D1=D3=0C、D0=D1=0，D2=D3=1 D、D0=D1=1，D2=D3=024. 74LS138是3線8線譯碼器，譯碼輸出為低電平有效，若輸入A2A1A0=100時，輸出=（ a）。 Ａ、00010000 B、11101111 C、11110111 D、0000100025. 已知3線8線譯碼器74LS138的輸入三個使能端時，地址碼A2A1A0=101，則對應(yīng)的輸出為0的是：（ ） A、 B、 C、 D、 26. 已知3線8線譯碼器74LS138的輸入三個使能端時，地址碼A2A1A0=111，則對應(yīng)的輸出為0的是：（ ） A、 B、 C、 D、27. 已知3線8線譯碼器74LS138的輸入三個使能端時，地址碼A2A1A0=011，則輸出是（ ） A、11111101 B、10111111 C、11110111 D、1111111129. 屬于組合邏輯電路的是（ ）A、觸發(fā)器 B、全加器 C、移位寄存器 D、計(jì)數(shù)器30. 如圖所示電路的邏輯表達(dá)式為（ ）。 A、 B、 C、 D、31. 將化為最簡與或式，結(jié)果是（ ）A、A 　　B、BC 　　 C 、AC+A 　　　D、AB+A32. 化簡的結(jié)果是( )A、 　B、 AB 　　C、AC D、 BC33. 四選一數(shù)據(jù)選擇器，AB為地址信號，D0=1，D1=C ，D2=，D3=0，當(dāng)AB=00時，輸出F=（　　　）A、1 B、 C C、 D、 034. 四選一數(shù)據(jù)選擇器，AB為地址信號，D0=1，D1=C ，D2=，D3=0，當(dāng)AB=１１時，輸出F=（　?。〢、1 B、 C C、 D、 035. 四選一數(shù)據(jù)選擇器，AB為地址信號，D0=1，D1=C ，D2=，D3=0，當(dāng)AB=0１時，輸出F=（）A、1 B、 C C、 D、 036. 四選一數(shù)據(jù)選擇器，AB為地址信號，D0=1，D1=C ，D2=，D3=0，當(dāng)AB=１0時，輸出F=（　　?。〢、1 B、 C C、 D、 037. 當(dāng)R=“0”，S=“1”時，鐘控RS觸發(fā)器（ ）。A、 置“0” B、 置“1” C、保 持 原 狀 態(tài) D、狀態(tài)不確定38. 101鍵盤的編碼器輸出( )位二進(jìn)制代碼。 39. 同步時序電路和異步時序電路比較，其差異在于后者（ ）。 40. 組合邏輯電路中，（ ）是3線8線譯碼器。A 74HC138 B 74LS147 C74LS161 D 74LS16041. 如果以高電平表示邏輯1，以低電平表示邏輯0，這種表示方法為（ ） A正邏輯 B 負(fù)邏輯 C 與邏輯 D或邏輯 42. 如果以高電平表示邏輯0，以低電平表示邏輯1，這種表示方法為（ ）A正邏輯 B 負(fù)邏輯 C 與邏輯 D或邏輯 43.二、多項(xiàng)選擇1. TTL與門多余的輸入端的處理方法（ ）A、懸空 B、接高電平 C、并接到一個已經(jīng)被使用的輸入端上 D、接地2. 下列器件可以用來實(shí)現(xiàn)邏輯函數(shù)的是（ ）A、四選一數(shù)據(jù)選擇器 B、八選一數(shù)據(jù)選擇器 C、全加器 D、與非門3. 下列屬于組合電路的是（ ）A、編碼器 B、譯碼器 C、計(jì)數(shù)器 D、加法器4. 下列器件不屬于組合電路的是（ ） A、計(jì)數(shù)器 B、寄存器 C、譯碼器 D、編碼器5. 下列電路中不具有記憶功能的是（ ）。A、編碼器 B、譯碼器 C、計(jì)數(shù)器 D、半加器6. 在下列邏輯電路中，屬于組合邏輯電路的有（ ）。A、譯碼器 B、編碼器 C、全加器 D、寄存器7. 關(guān)于組合電路說法正確的是（）A、 組合邏輯電路當(dāng)前的輸出僅僅取決于當(dāng)前的輸入B、計(jì)數(shù)器、寄存器都是組合邏輯電路的典型電路C、門電路是組合電路的基本組成單元D、組合邏輯電路不含有記憶單元8. 邏輯函數(shù)的表示方法有（　?。〢真值表 B 邏輯函數(shù)式 C 邏輯圖 D 波形圖 9. 集成芯片（ ）是顯示譯碼器 A 74HC138 B 74HC147 C 7447 D 7448 三、判斷題：正確： “√”，錯誤：“”。1. 組合邏輯電路沒有記憶功能。2. 優(yōu)先編碼器的編碼信號是相互排斥的，不允許多個編碼信號同時有效。3. 共陰接法發(fā)光二極管數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅(qū)動。4. 八選一數(shù)據(jù)選擇器的地址輸入（選擇控制）端有8個。5. 要對16個輸入信號進(jìn)行編碼，至少需要4位二進(jìn)制碼。6. 組合邏輯電路t時刻狀態(tài)和t1時刻該電路的狀態(tài)有關(guān)。7. 組合邏輯電路任何時刻的輸出不僅與該時刻的輸入狀態(tài)有關(guān)，還與先前的輸出狀態(tài)有關(guān)。8. 全加器是實(shí)現(xiàn)兩個1位二進(jìn)制數(shù)相加并考慮低位進(jìn)位的邏輯電路。9. 實(shí)現(xiàn)同一邏