【正文】 （0，2，3，4）D、F(A,B,C)=∑m（2，4，6，7）57. 若，則F的對偶函數(shù)式為（C ）A、 B、 C、 D、（A+B）CD58. 和，兩函數(shù)的關(guān)系為：（C ）A、相同 B、對偶 C、反函數(shù) D、無關(guān)系59. 兩輸入端的與非門，輸入端分別接A、B，若A接高電平，則輸出Y為（ D）。A、 B、A+B C、 D、61. 函數(shù)的表達(dá)式還可以寫成（ D ）。A、乘積項個數(shù)越少 B、實現(xiàn)該功能的門電路少 C、乘積項含因子少 D、以上都不是66. 已知某電路的真值表如下表所示，該電路的邏輯表達(dá)式是（D ）。A． 互為反函數(shù) B. 互為對偶式 C. 相等 D. 以上都不正確68. 在數(shù)字電路中，邏輯變量的取值只有（ B ）個。A、與項相或 B、最小項相或 C、最大項相與 D、或項相與70. 邏輯函數(shù) 的最小項標(biāo)準(zhǔn)式為（ A ）A、 B、 C、 D、71. 邏輯函數(shù)F= 的最簡式為（ A ）A、F= B、 F=C、F= DE D、 F=72. 相同出0，不同出1是（　C　?。┻\(yùn)算的邏輯功能．A、與非　 　B、或非 C、同或　　　D、異或73. 下列哪一項屬于三變量的最小項（　C　?。〢、AB　　　　B、　A+B+C　　　　C、　ABC　　　D、AB＋C74. 當(dāng)決定某一事件的條件全部具備時，這一事件才會發(fā)生，這種邏輯關(guān)系稱為（A ）A、與　　B、或　　C、非　　D、與非75. 當(dāng)決定某一事件的多個條件中，有一個或幾個條件具備時，這一事件就會發(fā)生，這種邏輯關(guān)系稱為（B ）邏輯。該邏輯關(guān)系可用式子 ( D )表示。A、F=AB B、F=AB C、 D、F=A+B79. 已知三變量A，B，C的函數(shù)其最小項之和的形式為m1+m5，使F輸出為1的輸入組合有（B　　?。﹤€。 A、4 B、15 C、 7 D、1681. A197。0＝（ B　　）　　　　　　　A、A B、 C、 0 D、182. 當(dāng)ABC的取值為101時，下列三變量函數(shù)的最小項中，僅有（C ）=1。A.、13 B、1 0 C.、6 D、585. 將二極管與門和晶體管反相器連接起來可以構(gòu)成（ C ）A、與門 B、 或門 C、與非門 D、 或非門二、多項選擇1. 下列關(guān)于異或運(yùn)算的式子中，正確的有( ) A、 B、 C、 D、2. 下列邏輯表達(dá)式正確的有（ ） A、 A+1=A B、 A+AB=A C、A+A= A D、AA = A3. 下列邏輯代數(shù)運(yùn)算規(guī)則成立的有（ ）。A、開關(guān)的閉合、斷開 B、電位的高、低 C、真與假 D、電流的有、無 5. 邏輯函數(shù)的表示方法中具有唯一性的有（ ）。A 、“” B、原變量換成反變量，反變量換成原變量C、變量不變D、常數(shù)中“0”換成“1”，“1”換成“0”8. 在何種輸入情況下，“或非”運(yùn)算的結(jié)果是邏輯0。A、m2+m3 B、 1 C、 D、 10. 設(shè)兩輸入或非門的輸入為x和y，輸出為z ，當(dāng)z為低電平時，有（ ）。（ ）A、全部輸入是0 B、任一輸入是0 C、僅一輸入是0 D、全部輸入是112. 一個兩輸入端的門電路，當(dāng)輸入為1和0時，輸出為1的門是（ ）。（ ）A、 B、ABC C、ABCD D、14. 下列各式哪些是四變量A、B、C、D的最大項。（ ）A、 B、ABC C、AB（C+D） D、16. 列表達(dá)式為同一個函數(shù)的是（ ）A、 B、 C、 D、17. 下列表達(dá)式為同一個函數(shù)的是（ ）A、 B、 C、 D、18. 下列表達(dá)式中與相同的是（ ） A、 B、 C、 D、19. 若A+B=A+C，則下列說法錯誤的是（ ）A、B一定等于C B、B一定不等于C C、A=0時，B一定等于C D、A=1時，B一定不等于C20. 關(guān)于最小項說法正確的有（ ）A、最小項是一個與式　　　　　 B、　在最小項中每個變量以原變量或反變量的形式出現(xiàn)　　C、每個變量在最小項中只出現(xiàn)一次　　　　D、最小項是一個或項21. 利用卡諾圖化簡時，應(yīng)遵循的原則有（　　）Ａ、要對函數(shù)所有的最小項畫包圍圈Ｂ、包圍圈的個數(shù)要最少Ｃ、每個包圍圈要盡可能大Ｄ、最小項可以被重復(fù)使用，但每個方格群至少要有一個最小項與其它方格群不重復(fù)22. 利用卡諾圖化簡邏輯函數(shù)的步驟主要有（　?。?、作出邏輯函數(shù)的卡諾圖　?。?、畫圈合并最小項　?。谩⒚總€包圍圈所得的乘積項相加，得最簡與或表達(dá)式　?。?、將卡諾圖中的方格全部寫上１23. 基本邏輯運(yùn)算包括（　　）A、與運(yùn)算　　　 B、或運(yùn)算　　　C、非運(yùn)算 　 D、微分運(yùn)算24. 最簡與或表達(dá)式的最簡指的是（　?。〢、表達(dá)式中乘積項的個數(shù)最少B、每個乘積項中因子（即變量）個數(shù)最少C、對應(yīng)真值表中1最少D、表達(dá)式中沒有反變量25. 下列關(guān)于最小項的說法中，正確的有（ 　?。〢、最小項中的變量都以原變量或反變量的形式出現(xiàn)。 C、最小項中要包含所有的變量。26. 下列關(guān)于異或運(yùn)算的式子中，正確的有( 　　　 )A、AA=0 B.、=0C、A0=A D、A1=27. 下列關(guān)于最小項的說法中，正確的有（　　 ）A、最小項中的變量都以原變量或反變量的形式出現(xiàn)。 C、最小項中要包含所有的變量。三、判斷題：正確： “√”，錯誤：“”。（ ）2. 邏輯“1”大于邏輯“0”。（ ）4. 1001個“1”連續(xù)異或的結(jié)果是1。（ ）6. 異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。7. 已知A+B=A+C，則B=C。（ ）9. 具有相鄰性的6個最小項之和可以合并成一項并消去3個因子。（ ）11. 一個邏輯函數(shù)化簡的結(jié)果是唯一的。（ ）13. 若兩個函數(shù)具有不同的真值表，則兩個邏輯函數(shù)必然不相等。（ ）15. 邏輯函數(shù)兩次求反則還原，邏輯函數(shù)的對偶式再作對偶變換也還原為它本身。（ ）17. 因為邏輯表達(dá)式成立，所以成立。（ ）19. 若兩函數(shù)相等，則其對偶式也相等。（ ）21. 對于任何一個確定的邏輯函數(shù)，其函數(shù)表達(dá)式和邏輯圖的形式是唯一的。（ ）23. 一個確定的邏輯函數(shù)，其真值表是唯一的。（ ）25. 一個確定的邏輯函數(shù)，其邏輯圖的形式可以有多種。（　　?。?9. 卡諾圖化簡時一個最小項可以被重復(fù)使用，但是每重復(fù)一次必須有新1出現(xiàn)。（　?。?1. 因為每個變量有兩種取值可能，3變量的卡諾圖有8個小方格（ ）。（　?。?3. 用卡諾圖化簡時，要注意選擇最少的圈數(shù)覆蓋全部最小項。（ ）35. 邏輯變量的取值，1比0大。第3章 門電路一、單項選擇題：1. 圖示邏輯電路為( )。 A、 B、 C、 D、 4. 集電極開路的與非門即OC門的用途是（ ）A、實現(xiàn)禁止控制 B、提高開關(guān)速度 C、提高抗干擾能力 D、實現(xiàn)線與5. 圖示門電路的邏輯表達(dá)式為（ ）。 A、 B、 C、A⊙B D、AB7． 圖示邏輯電路的邏輯式為（ ）。A、接電源 B、通過電阻3kΩ接電源 C、接地 D、與有用輸入端并聯(lián)5. 三態(tài)門的三個狀態(tài)是（　　）A、0 B、1 C、高阻態(tài) D、低阻態(tài) 三、判斷題：正確： “√”，錯誤：“”。（　　?。?. TTL與非門的多余輸入端可以接固定高電平。 4. 三極管開關(guān)電路中，三極管工作在飽和和截止?fàn)顟B(tài)。6. 或非門可以用作反相器。8. 幾個集電極開路與非門的輸出端直接并聯(lián)可以實現(xiàn)線與功能。11. 或非門的輸入端加有高電平時，其輸出端恒為高電平。（ ）13. 三態(tài)門的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓。（ ）15. CMOS OD門（漏極開路門）的輸出端可以直接相連，實現(xiàn)線與。（ ）17. 普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會損壞器件。（ ）19. 當(dāng)TTL與非門的輸入端懸空時相當(dāng)于輸入為邏輯1。 A、1 B、2 C、3 D、8 4. 欲對全班43個學(xué)生以二進(jìn)制代碼編碼表示，最少需要二進(jìn)制碼的位數(shù)是（ B ）。 A、譯碼器 B、編碼器 C、全加器 D、寄存器6．一個8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有( D ) 個。A、 編碼器 B、 半加器 C、 全加器 D、計數(shù)器8．七段顯示譯碼器，當(dāng)譯碼器七個輸出端狀態(tài)為abcdefg=1111001時（高點平有效），譯碼器輸入狀態(tài)（8421BCD碼）應(yīng)為( B )。 A、2 B、1 C、4 D、8 10．下列不屬于組合電路的是（C ） A、編碼器 B、譯碼器 C、計數(shù)器 D、加法器11. 下列器件屬于組合電路的是（C ） A、計數(shù)器 B、寄存器 C、譯碼器 D、觸發(fā)器12. 分析如圖所示電路，其反映的邏輯關(guān)系是：( ) A、與非關(guān)系；B、異或關(guān)系；C、同或關(guān)系；D、或關(guān)系；13. 在函數(shù)F=AB+CD的真值表中，F(xiàn)=1的狀態(tài)有多少個？（ ）。A、 40位 B、 4位 C、 6位 D、 10位16. 組合邏輯電路通常由（ ）組合而成。A、111 B、010 C、000 D、10118. 比較兩個一位二進(jìn)制數(shù)A和B,當(dāng)A=B時輸出F=1,則F的表達(dá)式是（）。(設(shè)A為高位)A、0111 B、1000 C、1010 D、010120. 若在編碼器中有50個編碼對象，則要求輸出二進(jìn)制代碼位數(shù)為（ ） 位。 A、1 B、2 C、4 D、1622. 四選一數(shù)據(jù)選擇器的數(shù)據(jù)輸出Y與數(shù)據(jù)輸入Xi和地址碼Ai之間的邏輯表達(dá)式為Y= ( A )。A、D0=D2=0，D1=D3=1 B、D0=D2=1，D1=D3=0C、D0=D1=0，D2=D3=1 D、D0=D1=1，D2=D3=024. 74LS138是3線8線譯碼器，譯碼輸出為低電平有效，若輸入A2A1A0=100時，輸出=（ a）。 A、 B、 C、 D、31. 將化為最簡與或式，結(jié)果是（ ）A、A 　　B、BC 　　 C 、AC+A 　　　D、AB+A32. 化簡的結(jié)果是( )A、 　B、 AB 　　C、AC D、 BC33. 四選一數(shù)據(jù)選擇器，AB為地址信號，D0=1，D1=C ，D2=，D3=0，當(dāng)AB=00時，輸出F=（　　?。〢、1 B、 C C、 D、 034. 四選一數(shù)據(jù)選擇器，AB為地址信號，D0=1，D1=C ，D2=，D3=0，當(dāng)AB=１１時，輸出F=（　?。〢、1 B、 C C、 D、 035. 四選一數(shù)據(jù)選擇器，AB為地址信號，D0=1，D1=C ，D2=，D3=0，當(dāng)AB=0１時，輸出F=（）A、1 B、 C C、 D、 036. 四選一數(shù)據(jù)選擇器，AB為地址信號，D0=1，D1=C ，D2=，D3=0，當(dāng)AB=１0時，輸出F=（　　　）A、1 B、 C C、 D、 037. 當(dāng)R=“0”，S=“1”時，鐘控RS觸發(fā)器（ ）。 39. 同步時序電路和異步時序電路比較，其差異在于后者（ ）。A 74HC138 B 74LS147 C74LS161 D 74LS16041. 如果以高電平表示邏輯1，以低電平表示邏輯0，這種表示方法為（ ） A正邏輯 B 負(fù)邏輯 C 與邏輯 D或邏輯 42. 如果以高電平表示邏輯0，以低電平表示邏輯1，這種表示方法為（ ）A正邏輯 B 負(fù)邏輯 C 與邏輯 D或邏輯 43.二、多項選擇1. TTL與門多余的輸入端的處理方法（ ）A、懸空 B、接高電平 C、并接到一個已經(jīng)被使用的輸入端上 D、接地2. 下列器件可以用來實現(xiàn)邏輯函數(shù)的是（ ）A、四選一數(shù)據(jù)選擇器 B、八選一數(shù)據(jù)選擇器 C、全加器 D、與非門3. 下列屬于組合電路的是（ ）A、編碼器 B、譯碼器 C、計數(shù)器 D、加法器4. 下列器件不屬于組合電路的是（ ） A、計數(shù)器 B、寄存器 C、譯碼器