【正文】 D、編碼器5. 下列電路中不具有記憶功能的是（ ）。A、譯碼器 B、編碼器 C、全加器 D、寄存器7. 關(guān)于組合電路說(shuō)法正確的是（）A、 組合邏輯電路當(dāng)前的輸出僅僅取決于當(dāng)前的輸入B、計(jì)數(shù)器、寄存器都是組合邏輯電路的典型電路C、門(mén)電路是組合電路的基本組成單元D、組合邏輯電路不含有記憶單元8. 邏輯函數(shù)的表示方法有（　　）A真值表 B 邏輯函數(shù)式 C 邏輯圖 D 波形圖 9. 集成芯片（ ）是顯示譯碼器 A 74HC138 B 74HC147 C 7447 D 7448 三、判斷題：正確： “√”，錯(cuò)誤：“”。2. 優(yōu)先編碼器的編碼信號(hào)是相互排斥的，不允許多個(gè)編碼信號(hào)同時(shí)有效。4. 八選一數(shù)據(jù)選擇器的地址輸入（選擇控制）端有8個(gè)。6. 組合邏輯電路t時(shí)刻狀態(tài)和t1時(shí)刻該電路的狀態(tài)有關(guān)。8. 全加器是實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)相加并考慮低位進(jìn)位的邏輯電路。10. 用兩片74138可擴(kuò)展成4線16線譯碼器。12. 邏輯變量的取值，1比0大。13. 編碼與譯碼是互逆的過(guò)程。（ ）15. 液晶顯示器的優(yōu)點(diǎn)是功耗極小、工作電壓低。（ ）17. 組合邏輯電路中產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的主要原因是輸入信號(hào)受到尖峰干擾。（ ）19. 在優(yōu)先編碼器中，當(dāng)幾個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，電路同時(shí)對(duì)這幾個(gè)信號(hào)進(jìn)行編碼。（ ）21. 1位加法器中，如果不考慮來(lái)自低位的進(jìn)位直接將兩個(gè)1位二進(jìn)制數(shù)相加，稱為全加器。A、現(xiàn)態(tài)不變 B、1 C、現(xiàn)態(tài)取反 D、03. 基本RS觸發(fā)器在觸發(fā)脈沖消失后，輸出狀態(tài)將（ ）A、隨之消失 B、發(fā)生翻轉(zhuǎn) C、恢復(fù)原態(tài) D、保持現(xiàn)態(tài)4. 激勵(lì)信號(hào)有約束條件的觸發(fā)器是（） A、RS觸發(fā)器 B、D觸發(fā)器 C、JK觸發(fā)器 D、T觸發(fā)器5. 為了使觸發(fā)器克服空翻與振蕩，應(yīng)采用 （ ）。A、RS； B、D； C、T； D、T’7. 如果J=K=1，每次出現(xiàn)時(shí)鐘脈沖時(shí)，JK觸發(fā)器都要（ ）A、置1 B、置0 C、保持 D、翻轉(zhuǎn)8. 欲使JK觸發(fā)器按工作，可使JK觸發(fā)器的輸入端（。A、 B、 C、 D、9. 滿足特征方程的觸發(fā)器稱為（ ）。A、 B、 C、 D、12. 一個(gè)T觸發(fā)器，在T=1時(shí)，加上時(shí)鐘脈沖，則觸發(fā)器（ ）。 A、0 B、1 C、Q D、21. 對(duì)于JK觸發(fā)器，若J=K，則可完成（ ）觸發(fā)器的邏輯功能。A、0 B、1 C、Q D、23. 下列觸發(fā)器中，沒(méi)有約束條件的是（ ）。A、J=D，K= B、K=D，J= C、J=K=D D、J=K=25. 邊沿式D觸發(fā)器是一種（ ）穩(wěn)態(tài)電路。 A、0 B、1 C、Qn D、Q27. 邊沿觸發(fā)器輸出狀態(tài)轉(zhuǎn)換發(fā)生在（ ）A、CP=0期間 B、CP下降沿或上升沿 C、CP=1期間 D、與CP無(wú)關(guān)28. 將D觸發(fā)器改造成T觸發(fā)器，圖示電路中的虛線框內(nèi)應(yīng)是（ ）。A、翻轉(zhuǎn)　　　B、置0　　　C、置1　　D、保持　2. 要使JK觸發(fā)器的狀態(tài)由0轉(zhuǎn)為1，所加激勵(lì)信號(hào)JK應(yīng)為（ ） A、0X B、1X C、X1 D、X03. 功能最為齊全、通用性最強(qiáng)的觸發(fā)器為：（ ）A、RS觸發(fā)器 B. JK觸發(fā)器 C. T觸發(fā)器 D. D觸發(fā)器4. 對(duì)于T觸發(fā)器，若現(xiàn)態(tài)Qn=0，欲使次態(tài)Qn+1=1，應(yīng)使輸入T=（ ）。A、0 B、1 C、Q D、6. 欲使JK觸發(fā)器按Qn+1=Qn工作，可使JK觸發(fā)器的輸入端（ ）。A、J=K=1 B、 J=1,K=Q C、J=,K=Q D、J=Q,K=1 8. 欲使JK觸發(fā)器按Qn+1=0工作，可使JK觸發(fā)器的輸入端（ ）。A、邊沿D觸發(fā)器 B、主從RS觸發(fā)器 C、同步RS觸發(fā)器 D、主從JK觸發(fā)器10. 下列觸發(fā)器中，有約束條件的是（ ）。三、判斷題：正確： “√”，錯(cuò)誤：“”。（ ）2. JK觸發(fā)器只要J，K端同時(shí)為1，則一定引起狀態(tài)翻轉(zhuǎn)。（ ）4. JK觸發(fā)器在CP作用下，若J=K=1，其狀態(tài)保持不變。（ ）6. 使，就可實(shí)現(xiàn)JK觸發(fā)器到D觸發(fā)器的功能轉(zhuǎn)換。（ ）8. JK觸發(fā)器在CP作用下，若J=K=0，則觸發(fā)器置0（即復(fù)位）。（ ）10. RS觸發(fā)器的約束條件RS=0表示不允許出現(xiàn)R=S=1的輸入。（ ）12. 主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。（ ）14. 所謂上升沿觸發(fā)，是指觸發(fā)器的輸出狀態(tài)變化是發(fā)生在CP=1期間。（ ）16. 觸發(fā)器具有記憶功能。（ ）18. 觸發(fā)器的電路結(jié)構(gòu)和觸發(fā)方式之間的關(guān)系是固定的。 A、N1 B、N C、N+1 D、2N3. 把一個(gè)五進(jìn)制計(jì)數(shù)器與一個(gè)四進(jìn)制計(jì)數(shù)器串聯(lián)可得到（ D ）進(jìn)制計(jì)數(shù)器。設(shè)初態(tài)為=1101，經(jīng)過(guò)5個(gè)CP作用后的狀態(tài)為（ ） A、1101 B、1110 C、1011 D、01116．下列邏輯電路中為時(shí)序邏輯電路的是（ C ）A、譯碼器 B、加法器 C、數(shù)碼寄存器 D、數(shù)據(jù)選擇器7．用4級(jí)觸發(fā)器組成十進(jìn)制計(jì)數(shù)器，其無(wú)效狀態(tài)個(gè)數(shù)為（ D ）。A、二進(jìn)制計(jì)數(shù)器 B、 十進(jìn)制計(jì)數(shù)器 C、八進(jìn)制計(jì)數(shù)器 D、移位寄存器 9．如圖所示邏輯電路為（ ）。 A、或非門(mén) B、與非門(mén) C、同或門(mén) D、觸發(fā)器11. 一個(gè)4位二進(jìn)制加法計(jì)數(shù)器，初始狀態(tài)是0000，當(dāng)給該計(jì)數(shù)器輸入23個(gè)脈沖之后，計(jì)數(shù)器的狀態(tài)是（D ）。 A、3 B、4 C、6 D、513. 構(gòu)成模256的二進(jìn)制計(jì)數(shù)器，需要（C ）級(jí)觸發(fā)器。A、由同類(lèi)型的觸發(fā)器構(gòu)成 B、各觸發(fā)器的時(shí)鐘端連在一起，統(tǒng)一由計(jì)數(shù)脈沖控制C、可用前級(jí)的輸出做后級(jí)觸發(fā)器的時(shí)鐘 D、可用后級(jí)的輸出做前級(jí)觸發(fā)器的時(shí)鐘15. 由10級(jí)觸發(fā)器構(gòu)成的二進(jìn)制計(jì)數(shù)器，其模為（ ） A、10 B、20 C、1000 D、102416. 利用異步清零法將同步十進(jìn)制計(jì)數(shù)器74160接成六進(jìn)制計(jì)數(shù)器，應(yīng)該對(duì)狀態(tài)（A ）進(jìn)行譯碼。 A 0110 B 0101 C 0111 D 010018. 利用同步置數(shù)法將同步十進(jìn)制計(jì)數(shù)器74160接成六進(jìn)制計(jì)數(shù)器，如果置入的數(shù)為1001，則應(yīng)該對(duì)狀態(tài)（ ）進(jìn)行一碼。 A、（76）8 B、（1100101）2 C、（76）10 D、（76）1624. 用8421碼表示的十進(jìn)制數(shù)45，可以寫(xiě)成（ ）。 A、0011 B、1011 C、1100 D、101030. 下列器件中，不屬于時(shí)序邏輯電路的是（ ）。A、譯碼器 B、加法器 C、數(shù)碼寄存器 D、數(shù)據(jù)選擇器33. N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長(zhǎng)度（進(jìn)制數(shù)）為（ ）的計(jì)數(shù)器。A、2 B、3 C、4 D、835. 8位移位寄存器，串行輸入時(shí)經(jīng)（ ）個(gè)脈沖后，8位數(shù)碼全部移入寄存器中。 A．八 B. 五 C. 四 D. 三37. 計(jì)數(shù)器除了可以計(jì)數(shù)外，還可以作為（ ）。A、同步計(jì)數(shù)器 B、異步計(jì)數(shù)器 C、可逆計(jì)數(shù)器 D、可變計(jì)數(shù)器39. 某計(jì)數(shù)器的輸出波形如圖1所示，該計(jì)數(shù)器是________進(jìn)制計(jì)數(shù)器。A、全加器 B、存儲(chǔ)電路 C、譯碼器 D、選擇器41. 存儲(chǔ)8位二進(jìn)制信息要（ ）個(gè)觸發(fā)器。 。 44. 某電視機(jī)水平垂直掃描發(fā)生器需要一個(gè)分頻器將31500HZ的脈沖轉(zhuǎn)換為60HZ的脈沖，欲構(gòu)成此分頻器至少需要（ ）個(gè)觸發(fā)器。 46. 集成芯片（ ）是同步十進(jìn)制加法計(jì)數(shù)器。A 74161 B 74160 C 74LS191 D 74LS19048. 74LS194A是（ ） A 雙向移位寄存器 B 同步十進(jìn)制加法計(jì)數(shù)器 C 同步十六進(jìn)制加法計(jì)數(shù)器 D 數(shù)據(jù)比較器49. 欲構(gòu)成29進(jìn)制加法計(jì)數(shù)器，需要用（ ）片74A、J=AB，K= B、J=AB，K= C、J=，K=AB D、J=，K=AB2. 計(jì)數(shù)器可以實(shí)現(xiàn)下列哪幾個(gè)功能( )。A、觸發(fā)器是一種具有記憶功能的基本邏輯單元B、門(mén)電路的輸出狀態(tài)不僅和當(dāng)時(shí)的輸入有關(guān)，還和以前的輸出狀態(tài)有關(guān)C、寄存器屬于時(shí)序邏輯電路中的一種D、門(mén)電路同觸發(fā)器一樣也具有記憶功能4. 根據(jù)計(jì)數(shù)過(guò)程中數(shù)字的增減趨勢(shì)，計(jì)數(shù)器可分為（ ）A、加法計(jì)數(shù)器 B、減法計(jì)數(shù)器 C、可逆計(jì)數(shù)器 D、同步計(jì)數(shù)器5. 下列關(guān)于時(shí)序邏輯電路的說(shuō)法中，正確的是（ ）A 時(shí)序邏輯電路通常由組合電路和存儲(chǔ)單元組成B 時(shí)序邏輯電路中的存儲(chǔ)單元通常由觸發(fā)器組成，具有記憶功能C 時(shí)序邏輯電路中必須具備存儲(chǔ)單元D電路的輸出不但與現(xiàn)時(shí)刻的輸入有關(guān)，還與電路過(guò)去的工作狀態(tài)有關(guān)6. 下列選項(xiàng)中屬于時(shí)序邏輯電路的描述方法的是（ ）A 邏輯函數(shù)方程組（驅(qū)動(dòng)方程、狀態(tài)方程） B 狀態(tài)轉(zhuǎn)換表 C 狀態(tài)轉(zhuǎn)換圖 D時(shí)序圖（波形圖）7. 雙向移位寄存器74LS194A的功能有（ ）A 右移 B 保持 C 左移 D數(shù)值比較8. 4位同步二進(jìn)制計(jì)數(shù)器74161的功能有（ ）A異步清0 B 同步置數(shù) C 保持 D 計(jì)數(shù)9. 同步十進(jìn)制計(jì)數(shù)器74160的功能有（ ）A異步清0 B 同步置數(shù) C 保持 D 計(jì)數(shù)10. 對(duì)于主從結(jié)構(gòu)觸發(fā)器，下列說(shuō)法中正確的是（ ）A 只有在CLK=1的全部時(shí)間里，輸入狀態(tài)始終未變的條件下，用CLK下降沿到達(dá)時(shí)輸入的狀態(tài)決定觸發(fā)器的次態(tài)才肯定是對(duì)的。C 在CLK=1的全部時(shí)間里，輸入狀態(tài)發(fā)生多次翻轉(zhuǎn)，必須考慮CLK=1期間里輸入狀態(tài)的全部變化過(guò)程，才能確定CLK下降沿到達(dá)時(shí)觸發(fā)器的次態(tài)。11. 按照計(jì)數(shù)器中的觸發(fā)器是否同時(shí)翻轉(zhuǎn)，可以將計(jì)數(shù)器分為( ) A 加法計(jì)數(shù)器 B 減法計(jì)數(shù)器 C 同步計(jì)數(shù)器 D 異步計(jì)數(shù)器 三、判斷題：正確： “√”，錯(cuò)誤：“”。（ ）2. 時(shí)序邏輯電路具有記憶功能。（ ）4. 3位二進(jìn)制計(jì)數(shù)器可以構(gòu)成模值為的計(jì)數(shù)器。（ ）6. 計(jì)數(shù)脈沖直接控制各觸發(fā)器的時(shí)鐘觸發(fā)端CP的計(jì)數(shù)器，稱為異步計(jì)數(shù)器。（ ）8. 由n個(gè)觸發(fā)器級(jí)聯(lián)構(gòu)成的n位二進(jìn)制計(jì)數(shù)器，其模為。（ ）10. 使用3個(gè)觸發(fā)器構(gòu)成的計(jì)數(shù)器最多有6個(gè)有效狀態(tài)。（ ）12. 計(jì)數(shù)器還可以作定時(shí)器。（ ）14. 時(shí)序邏輯電路的輸出不僅取決于當(dāng)時(shí)的輸入信號(hào)，而且還與電路原來(lái)的工作狀態(tài)有關(guān)。（ ）16. 時(shí)序邏輯電路的基本構(gòu)成單元是門(mén)電路。（ ）18. 用數(shù)據(jù)選擇器可實(shí)現(xiàn)時(shí)序邏輯電路。（ ）20. 在同步時(shí)序電路的設(shè)計(jì)中，若最簡(jiǎn)狀態(tài)表中的狀態(tài)數(shù)為2N，而又是用N級(jí)觸發(fā)器來(lái)實(shí)現(xiàn)其電路，則不需檢查電路的自啟動(dòng)性。（ ）22. 同步二進(jìn)制計(jì)數(shù)器的電路比異步二進(jìn)制計(jì)數(shù)器復(fù)雜，所以實(shí)際應(yīng)用中較少使用同步二進(jìn)制計(jì)數(shù)器。（ ）24. 同步時(shí)序電路由組合電路和存儲(chǔ)器兩部分組成。（ ）26. 同步時(shí)序電路具有統(tǒng)一的時(shí)鐘CP控制。（ ）28. 把一個(gè)5進(jìn)制計(jì)數(shù)器與一個(gè)10進(jìn)制計(jì)數(shù)器串聯(lián)可得到15進(jìn)制計(jì)數(shù)器。（ ）30. 同一種邏輯功能的觸發(fā)器可以用不同的電路結(jié)構(gòu)實(shí)現(xiàn)。（ ）32. 觸發(fā)器的電路結(jié)構(gòu)，只要是主從結(jié)構(gòu)，無(wú)論邏輯功能如何，就一定是脈沖觸發(fā)方式。（ ）第7章 存儲(chǔ)器一、單項(xiàng)選擇題：1. 只讀存儲(chǔ)器ROM的功能是（ ）。A、8條地址線，8條數(shù)據(jù)線 B、10條地址線，4條數(shù)據(jù)線C、16條地址線，8條數(shù)據(jù)線 D、14條地址線，8條數(shù)據(jù)線3. 用（ ）片1k180。4 ROM的功能。A、速度和時(shí)延 B、功耗和集成度 C、容量和價(jià)格 D、存儲(chǔ)容量和存取時(shí)間5. 關(guān)于RAM的哪個(gè)敘述不正確( ) A、 信息可讀 B、 斷電后原信息消失 C、 可寫(xiě)入信息 D、 斷電后原信息保持6．要構(gòu)成容量為4K8的RAM，需要（ ）片容量為2564的RAM。A、11 B、8 C、14 D、38．尋址容量為16K8的RAM需要（ ）根地址線。A、8 B、16 C、32 D、25610．某存儲(chǔ)器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲(chǔ)器的容量為（ ）。A、讀/寫(xiě) B、無(wú)讀/寫(xiě) C、只讀 D、只寫(xiě)13. 只讀存儲(chǔ)器ROM在運(yùn)行時(shí)具有（ ）功能。A、全部改變 B、全部為0 C、不可預(yù)料 D、保持不變 15. 隨機(jī)存取存儲(chǔ)器RAM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲(chǔ)器中的內(nèi)容（ ）。A、地址線9根，數(shù)據(jù)線1根 B、地址線1根，數(shù)據(jù)線9根C、地址線512根，數(shù)據(jù)線9根 D、地址線9根，數(shù)據(jù)線512根17. 某存儲(chǔ)芯片有地址線12條，數(shù)據(jù)線8條，則該存儲(chǔ)器的存儲(chǔ)容量是（