數(shù)字集成電路考試重點(編輯修改稿)
2025-04-21 02:55 本頁面
【文章內(nèi)容簡介】 60。7. 傳輸管邏輯的優(yōu)點是什么？有哪些缺點，解決的辦法是什么？優(yōu)點：通過允許原始輸入驅(qū)動?xùn)哦撕驮绰┒藖頊p少實現(xiàn)邏輯所需要的晶體管數(shù)目，即需要較少的晶體管來實現(xiàn)給定的功能。表現(xiàn)出較低的開關(guān)功率 由于減小了電壓的擺幅，傳輸管需要較少的開關(guān)能量來充電一個節(jié)點。缺點：對于一個NMOS器件，其在傳輸0時很有效，但在上拉一個節(jié)點至VDD時性能很差，因為中間有閾值電壓將Vth，即其充點只能到達：VDDVth。一個純傳輸邏輯門是不能使信號再生的。經(jīng)過許多連續(xù)的級后可以看到信號逐漸減弱。當(dāng)輸出為高電平時，會消耗靜態(tài)功率。解決的方法：可以插入一個CMOS反相器來彌補。8. 什么是時鐘饋通，有何危害？(P215)它是由在預(yù)充電器件的時鐘輸入和動態(tài)輸出接點之間的電容耦合引起的效應(yīng)。時鐘饋通的危害在于：它可能使預(yù)充電管正常情況下的反偏結(jié)二極管變?yōu)檎蚱?。這會使電子注入到襯底中，它們可能為附近處于“1”（高電平）狀態(tài)的高阻抗接點所收集，最終導(dǎo)致出錯,或產(chǎn)生CMOS閂鎖。9. 寫出ASIC,FPGA和CPLD英文全稱和中文名稱。ASIC ：Application Specific Integrated Circuit專用集成電路FPGA：FieldProgrammable Gate Array現(xiàn)場可編程門陣列CPLD：Complex Programmable Logic Device 復(fù)雜可編程邏輯器件10. 相比于靜態(tài)邏輯電路，動態(tài)邏輯電路的優(yōu)點有哪些？動態(tài)邏輯電路的優(yōu)點： （N+2）
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