[工學(xué)]北大數(shù)字集成電路課件--22_verilog的編寫風(fēng)格(編輯修改稿)
2024-11-14 23:49 本頁面
【文章內(nèi)容簡介】 ng) begin if (C[1]) Z1 = A[5]。 else if (C[2] == 1’b0) Z1= A[4]。 else if (C[3]) Z1 = A[1]。 else if (C[4]) case (sel) 3’b010: Z1 = A[8]。 //3’b011: Z1 = DATA_is_late_arriving。 3’b101: Z1 = A[7]。 3’b110: Z1 = A[6]。 default: Z1 = A[2]。 endcase else if (C[5] == 1’b0) Z1 = A[2]。 else Z1 = A[3]。 FIRST_IF = (C[1] == 1’b1) || (C[2] == 1’b0) || (C[3] == 1’b1)。 if (!FIRST_IF amp。amp。 C[4] amp。amp。 (sel = = 3’b011)) Z = DATA_is_late_arriving。 else Z = Z1。 end ifcase嵌套語句 — 修改后 邏輯構(gòu)造塊的編碼格式 下面介紹某些常用邏輯塊，如譯碼器的不同的編碼格式。每種塊給出了一個(gè)通常格式和建議格式。 所有的例子的位寬都是參數(shù)化的。 38譯碼器 index方式 module decoder_index (in1, out1)。 parameter N = 8。 parameter log2N = 3。 input [log2N1:0] in1。 output [N1:0] out1。 reg [N1:0] out1。 always @(in1) begin out1 = 0。 out1[in1] = 1’b1。 end endmodule loop方式 module decoder38_loop (in1, out1)。 parameter N = 8。 parameter log2N = 3。 input [log2N1:0] in1。 output [N1:0] out1。 reg [N1:0] out1。 integer i。 always @(in1) begin for(i=0。iN。i=i+1) out1[i] = (in1 == i)。 end endmodule 譯碼器 優(yōu)先級編碼器 — 高位優(yōu)先 1???_???? : 111 01??_???? : 110 001?_???? : 101 0001_???? : 100 0000_1??? : 011 0000_01?? : 010 0000_001? : 001 0000_000? : 000 module priority_low_high (A, P)。 parameter N = 8。 parameter log2N = 3。 input [N1:0] A。 //Input Vector output [log2N1:0] P。 // High Priority Index reg [log2N1:0] P。 function [log2N1:0] priority。 input [N1:0] A。 integer I。 begin priority = 3’b0。 for (I=0。 IN。 I=I+1) if (A[I]) priority = I。// Override previous index end endfunction always @(A) P = priority(A)。 endmodule 線性結(jié)構(gòu)描述 優(yōu)先級編碼器 線性結(jié)構(gòu) 樹形結(jié)構(gòu) 歸約 XOR module XOR_reduce (data_in, data_out)。 parameter N = 5。 input [N1:0] data_in。
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