電子科大vhdlppt課件(編輯修改稿)
2025-02-15 23:17 本頁面
【文章內(nèi)容簡介】 門陣列 無通道式門陣列 無通道門陣列的設(shè)計 芯片分割為大量相同的標(biāo)準(zhǔn)模塊，每個模塊內(nèi)部有標(biāo)準(zhǔn)的晶體管陣列和布線區(qū)； 無通道門陣列的設(shè)計 設(shè)計時主要進(jìn)行各晶體管的連線設(shè)計 門陣列的設(shè)計特點(diǎn) 在 GA中，各晶體管和門單元的尺度已經(jīng)預(yù)先形成，寬度不能隨意調(diào)整；（必要時可以通過晶體管的并聯(lián)改變寬度）；設(shè)計優(yōu)化工作就主要體現(xiàn)在功能塊的邏輯設(shè)計和相互布線優(yōu)化的問題上。 門陣列的設(shè)計特點(diǎn) 在功能塊的邏輯設(shè)計時，應(yīng)盡量將功能單元分割為由 23輸入基本邏輯表達(dá)的形式，盡量尋求公共項(xiàng)，減少正反變量之和，從而減小單元門的使用量。 布線設(shè)計是 GA設(shè)計的重點(diǎn)，對功能塊進(jìn)行合理的分割和布局，能夠有效減少全局布線（長線）的使用量。 門陣列上的邏輯單元 利用門陣列設(shè)計的加法器 (局部） 基于可編程邏輯器件的設(shè)計 利用已有的邏輯運(yùn)算器件進(jìn)行編程設(shè)計，不需要加工任何掩?；蜻B線，可以反復(fù)修改設(shè)計，設(shè)計周期和風(fēng)險最低； 通常用于檢驗(yàn)功能設(shè)計的正確性； 目前主要采用 CPLD和 FPGA兩類 PLD器件進(jìn)行設(shè)計。 復(fù)雜可編程邏輯器件： CPLD 采用簡單的 PLD器件組合形成 由邏輯單元塊、全局連線區(qū)和 IO單元構(gòu)成 復(fù)雜可編程邏輯器件： CPLD 邏輯單元塊由“
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