[電腦基礎知識]存儲器原理與接口-du(編輯修改稿)
2025-02-15 15:29 本頁面
【文章內容簡介】 信號 CS及來自 CPU的讀 /寫控制信號，形成芯片內部控制信號， I/O電路 ：控制數據的讀出和寫入，具有放大信號作用。 27 典型的 RAM示意圖 地址譯碼器 I/O電路 片選控制端（ CS*） 集電極開路或三態(tài)輸出緩沖器 28 數據線 R/W 29 單譯碼方式 (字結構） ：由一個譯碼器進行地址譯碼，譯碼器輸出線的數量與存儲器單元個數相同。 雙譯碼方式（復合譯碼結構） ：采用兩個譯碼器組成單元選擇譯碼電路，分別稱為行譯碼（ X譯碼）和列譯碼（ Y譯碼）。 雙譯碼方式的 優(yōu)點 是 節(jié)省 了譯碼器輸出線的條數。 如 1K存儲單元，用單譯碼方式需要譯碼器輸出 1024條 譯碼輸出線；而采用雙譯碼方式只需要 32+32=64條 輸出線。 3地址譯碼方式 30 地址譯碼方式 單譯碼 譯碼器 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1024 0 1 存儲單元 1024個單元 雙譯碼 行譯碼 32 1 0 列譯碼 0 1 32 64個單元 A2 A1 A0 A4 A3 A5 A6 A7 A8 A9 31 存儲器的系統(tǒng)結構 32 32=1024 存儲單元 驅 動 器 X 譯 碼 器 地 址 反 向 器 I/O電路 Y譯碼器 地址反向器 控制 電路 輸出 驅動 12321232輸入 輸出 321 2 31讀 /寫 選片 1A0A2A3A4A5A 6A 7A 8A 9A321 2 3132 8086系統(tǒng)的存儲器組織 ? 不同模式下 CPU的存儲器接口 ? 8086最小模式 最大模式控制信號 由 S2S0經 8288譯碼給出 33 8086系統(tǒng)的存儲器組織 存儲器接口應考慮的幾個問題 存儲器與 CPU之間的時序配合 CPU總線負載能力 存儲芯片的選用 CS OE ?有效時，可以對該芯片進行讀寫操作 34 CPU 提供的信號線 數據線 D15～ D0 地址線 A19～ A0 存儲器或 I/O端口訪問信號 M/IO RD 讀信號 WR 寫信號 BHE 總線高字節(jié)有效信號 MOV AL [0000] MOV AH [0001] MOV AX [0000] 35 存儲器接口舉例 ? EPROM ? RAM 36 存儲器芯片的擴展與連接 ? 基本存儲器芯片模型 (1)地址線的連接； (2)數據線的連接； (3)控制線的連接。 37 ? 基本存儲器芯片模型 1. 地址線的位數： 決定了芯片內可尋址的單元數目，如 1kX4位，有 10條地址線，則可尋址的單元數為 210=1024個； 16K 1有 14條地址線，可尋址的單元數為 214=16K個。 2. 數據線的根數：決定片內位數，（ 8位） 3. 控制線： SRAM芯片的控制引腳信號一般有：芯片選擇信號 CS、讀 /寫控制信號，對 DRAM還有行、列地址選通信號。 38 可擦除可編程 ROM(EPROM) *特征： 用戶 可多次修改 信息 (電寫入、光擦除 )； *存儲元狀態(tài)： 用 浮置雪崩注入 MOS管 /疊柵注入 MOS管的浮置柵是否帶負電荷 表示 “ 1”/“0”(以 疊柵注入 MOS管 為例 )； *寫數據 “ 1”(寫入 )： 如右圖，脈沖寬度約 50ms； *數據讀出： 如右圖，讀出周期 us級。 *寫 數據 “ 0” (擦除 )： 用紫外線照射 10～ 20分鐘 (浮置柵上電子獲得光子能量 → 電子穿過 SiO2層與基體電荷中和 )→ 整個芯片一起擦除 ； 字線 X 位線D (b)讀出狀態(tài) (a)寫 1狀態(tài) 0V 字線 X 位線D +25V +25V D S P基體 N 源極 S 漏極 D 控制柵 GC SiO2 N 浮置柵 Gf
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