微型計(jì)算機(jī)存儲(chǔ)器接口技術(shù)(編輯修改稿)
2025-02-02 03:50 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 出O0O7~A0A10123456789101112 131415161718192021222324? 存儲(chǔ)陣列： Intel2716存儲(chǔ)器芯片的存儲(chǔ)陣列由 2K 8個(gè)帶有浮動(dòng)?xùn)诺?MOS管構(gòu)成 ， 共可保存2K 8位二進(jìn)制信息； ? X譯碼器： 又稱為行譯碼器 ，可對(duì) 7位行地址進(jìn)行譯碼； ? Y譯碼器 ：又稱為列譯碼器 ，可對(duì) 4位列地址進(jìn)行譯碼； ? 輸出允許 、 片選和編程邏輯 ：實(shí)現(xiàn)片選及控制信息的讀 /寫(xiě)； ? 數(shù)據(jù)輸出緩沖器： 實(shí)現(xiàn)對(duì)輸出數(shù)據(jù)的緩沖 。 為什么只需要 11根地址線進(jìn)行片內(nèi)地址譯碼？ Intel2716芯片與 8位 CPU的連接方法如下： ① 低位地址線、數(shù)據(jù)線直接相連； ② 工作電源 VCC直接與 +5V電源相連，編程電源通常由開(kāi)關(guān)控制； ③ CE和 OE信號(hào)分別由 CPU高位地址總線和控制總線譯碼后產(chǎn)生，通常采用圖 示的 3種方法。 Intel 2716芯片與 CPU的連接方法 A0~A10 譯 碼 器 A11~A15 ≥1 A0~A10 2716 CE M 訪問(wèn) RD OE DOUT （ a） A0~A10 譯 碼 器 A11~A15 A0~A10 2716 CE OE ≥1 M 訪問(wèn) RD DOUT （ b） RD A0~A10 譯 碼 器 A11~A15 A0~A10 2716 CE M 訪問(wèn) OE DOUT （ c） （ 1）要求 用 2716 EPROM芯片為某 8位微處理器設(shè)計(jì)一個(gè) 16KB的 ROM存儲(chǔ)器。已知該微處理器地址線為 A0～ A15，數(shù)據(jù)線為 D0～ D7， “ 允許訪存 ” 控制信號(hào)為 M，讀出控制信號(hào)為 RD。畫(huà)出 EPROM與CPU的連接框圖。 （ 2）分析 由于每個(gè)芯片的字長(zhǎng)為 8位，故滿足存儲(chǔ)器系統(tǒng)的字長(zhǎng)要求。但由于每個(gè)芯片只能提供 2K個(gè)存儲(chǔ)單元，故需用 8片這樣的芯片，以滿足存儲(chǔ)器系統(tǒng)的容量要求。 (3) 設(shè)計(jì)要點(diǎn) ? 先將每個(gè)芯片的 11位地址線按引腳名稱一一并聯(lián) ，然后按次序逐根接至系統(tǒng)地址總線的低 11位 。 ?將每個(gè)芯片的 8位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D0D7。 ?8個(gè)芯片的 OE端并在一起后接至系統(tǒng)控制總線的存儲(chǔ)器讀信號(hào) ?它們的 片選 引腳分別接至地址譯碼器的不同輸出，地址譯碼器的輸入則由系統(tǒng) 地址總線的高位 來(lái)承擔(dān)。 +5V 圖 EPROM與 CPU連接框圖 74LS138 G2A G2B G1 D0 ~ D7 A0 ~ A10 Y0 CPU A11 ~ A13 M O0 ~ O7 2716 (2) OE CE O0 ~ O7 2716 (1) OE CE O0 ~ O7 2716 (8) OE CE +5V +25V VPP VCC +5V GND RD Y1 Y7 … … 2k 2k （ 4）實(shí)現(xiàn) 當(dāng)存儲(chǔ)器工作時(shí)，根據(jù)高位地址的不同，系統(tǒng)通過(guò)譯碼器分別選中不同的芯片，低位地址碼則同時(shí)到達(dá)每一個(gè)芯片，選中它們的相應(yīng)單元。在讀信號(hào)的作用下，選中芯片的數(shù)據(jù)被讀出，送上系統(tǒng)數(shù)據(jù)總線，產(chǎn)生一個(gè)字節(jié)的輸出。 EEPROM的讀寫(xiě)操作與 SRAM, EPROM基本相同，不過(guò)變成寫(xiě)入的時(shí)間較長(zhǎng)，寫(xiě)入一個(gè)字節(jié)需 15ms。在大量的內(nèi)容需要修改時(shí)，花費(fèi)時(shí)間較多。 因 EEPROM是非易失存儲(chǔ)器，而且可以在線擦除和寫(xiě)入，因而非常適合在嵌入式系統(tǒng)中用于一些偶爾需要修改的少量的參數(shù)。 二、電可擦除可編程的 ROM 三、 閃速存儲(chǔ)器 閃存的組織結(jié)構(gòu) 閃存有兩種組織結(jié)構(gòu)：按頁(yè)面組織和按區(qū)塊組織。 ? 按頁(yè)面組織：按頁(yè)面組織的閃存，其內(nèi)部有一頁(yè)緩存。閃存的存儲(chǔ)體按頁(yè)面組織，頁(yè)緩存的大小與存儲(chǔ)體的頁(yè)大小一致，速度快。 ? 按區(qū)塊組織：按區(qū)塊組織的閃存，提供字節(jié)、區(qū)塊和芯片擦除能力，編程較靈活。 在微機(jī)系統(tǒng)中 ， CPU對(duì)存儲(chǔ)器進(jìn)行讀寫(xiě)操作 ， 首先 要由地址總線給出地址信號(hào) ， 選擇要進(jìn)行讀 /寫(xiě)操作的存儲(chǔ)單元 ， 然后 通過(guò)控制總線發(fā)出相應(yīng)的讀 /寫(xiě)控制信號(hào) ， 最后 才能在數(shù)據(jù)總線上進(jìn)行數(shù)據(jù)交換 。 所以 ， 存儲(chǔ)器芯片與 CPU之間的連接 ，實(shí)質(zhì)上就是其與系統(tǒng)總線的連接 ， 包括： ? 地址線的連接； ? 數(shù)據(jù)線的連接； ? 控制線的連接； 在連接中要考慮的問(wèn)題有以下幾個(gè)方面： 存儲(chǔ)器與 CPU的連接 一、存儲(chǔ)器接口應(yīng)考慮的幾個(gè)問(wèn)題 1. 存儲(chǔ)器與 CPU之間的時(shí)序配合 CPU在取址和存儲(chǔ)器讀或?qū)懖僮鲿r(shí)，是有固定時(shí)序的，用戶要根據(jù)這些來(lái)確定對(duì)存儲(chǔ)器存取速度的要求，或在存儲(chǔ)器已經(jīng)確定的情況下，考慮是否需要 Tw周期，以及如何實(shí)現(xiàn)。 2. CPU總線負(fù)載能力 。 在設(shè)計(jì) CPU芯片時(shí) ， 一般考慮其輸出線的直流負(fù)載能力 ，為帶一個(gè) TTL負(fù)載 。 現(xiàn)在的存儲(chǔ)器一般都為 MOS電路 ， 直流負(fù)載很小 ， 主要的負(fù)載是電容負(fù)載 . 故 在小型系統(tǒng)中 ， CPU是可以直接與存儲(chǔ)器相連的 ， 而較大的系統(tǒng)中 ， 若 CPU的負(fù)載能力不能滿足要求 ， 可以 （ 就要考慮 CPU能否帶得動(dòng) ， 需要時(shí)就要加上緩沖器 ， ） 由緩沖器的輸出再帶負(fù)載 。 3. 存儲(chǔ)芯片的選用：包括存儲(chǔ)器容量及存儲(chǔ)器空間的安排 內(nèi)存通常分為 RAM和 ROM兩大部分 ， 而 RAM又分為系統(tǒng)區(qū) (即機(jī)器的監(jiān)控程序或操作系統(tǒng)占用的區(qū)域 )和用戶區(qū) ， 用戶區(qū)又要分成數(shù)據(jù)區(qū)和程序區(qū) ， ROM的分配也類似 ，所以內(nèi)存的地址分配是一個(gè)重要的問(wèn)題 。 另外 ， 目前生產(chǎn)的存儲(chǔ)器芯片 ， 單片的容量仍然是有限的 ， 通?？偸且稍S多片才能組成一個(gè)存儲(chǔ)器 ， 這里就有一個(gè)如何產(chǎn)生片選信號(hào)的問(wèn)題 。 ? 芯片類型的選用 ? 芯片型號(hào)的選用 4 數(shù)據(jù)總線寬度 數(shù)據(jù)總線寬度也是存儲(chǔ)器結(jié)構(gòu)的決定因素。 如：對(duì) 8位數(shù)據(jù)總線的系統(tǒng)，其存儲(chǔ)空間是一個(gè)存儲(chǔ)體，每個(gè)存儲(chǔ)單元存放 1個(gè)字節(jié)，存儲(chǔ)芯片內(nèi)存儲(chǔ)器
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