【文章內容簡介】 表達式 1 WHEN 條件 1， 表達式 2 WHEN 條件 2， ? … 表達式 n WHEN 條件 n， 表達式 n+1 WHEN others； P43LIBRARY IEEE。USE 。ENTITY mux 21 ISPORT (a, b, sel : in std_logic ； q : out std_logic)。 END mux21。ARCHITECTURE withselectwhen OF mux21 ISBEGIN with sel select q = a when ‘1’ ， b when ‘0’ ， ‘X’ when others ；END withselectwhen。例： 2選 1電路P44p組合邏輯電路： 用各種門電路組成的，用于實現(xiàn)某種功 能的復雜邏輯電路。p特點： 某一時刻的輸出狀態(tài)僅由該時刻電路的輸入信號 決定，而與該電路在此輸入信號之前所具有的狀 態(tài)無關。p常用組合邏輯主要包括 ：216。 簡單門電路216。 編、譯碼器216。 三態(tài)門電路、總線緩沖器 VHDL語言組合邏輯設計P45? 2輸入 “ 與非 ” 門電路library ieee。use 。entity nand2 isport(a,b:in std_logic。 y:out std_logic)。End nand2。Architecture beh of nand2 isBegin y=a Nand b。End nand2。amp。abyP4譯碼器p38譯碼器電路（ case語句）ARCHITECTURE rtl OF decode ISBEGINPROCESS (Din) BEGIN IF ( en=‘0’) THEN Dout = ( OTHERS = ‘0’)。 ELSE CASE Din IS when 000 = Dout = 00000001。 when 001 = Dout = 00000010。Din[2..0]38譯碼器enDout[7..0]P47 when 010 = Dout = 00000100。 when 011 = Dout = 00001000。 when 100 = Dout = 00010000。 when 101 = Dout = 00100000。 when 110 = Dout = 01000000。 when 111 = Dout = 10000000。 when others =Dout = 00000000。END CASE。END IF。END PROCESS。End RTL；P48synplify綜合“ 111”“ 111”“ 110”“ 000”Dout7Dout0Synplify pro綜合電路…P49p優(yōu)先級編碼器 (83)entity priority is port(Input : in std_logic_vector(7 downto 0)。 output: out std_logic_vector(2 downto 0))。 End priority。architecture a of priority is begin process (input) begin if Input(7) = ‘1’ then output = 111。 elsif Input(6) = ‘1’ then output = 110。 elsif Input(5) = ‘1’ then output = 101。 elsif Input(4) = ‘1’ then output = 100。 elsif Input(3) = ‘1’ then output = 011。 elsif Input(2) = ‘1’ then output = 010。 elsif Input(1) = ‘1’ then output = 001。 elsif Input(0) = ‘1’ then output = 000。 end if。 end process。 end a。 優(yōu)先級編碼器Input[7 ..0] Output[2..0]P50Synplify pro綜合P51p三態(tài)門電路Entity tri_gate is port(din,en:in std_logic。 dout:out std_logic)。End tri_gate。Architecture a of tri_gate is beginProcess(din,en) begin If(en=‘1’)then dout=din。0， 1態(tài) else dout=‘Z’。 高阻態(tài)End if。End process。End a。數(shù)據(jù)輸入 控制輸入 數(shù)據(jù)輸出din en doutX 0 Z0 1 01 1 1三態(tài)門dinendoutSynplify Pro綜合P52p雙向總線緩沖器功能：雙向總線緩沖器有兩個輸入輸出端 a和 b，一個方向控制端 dr和一個選通端 en?！?當 en=‘1’ 時雙向總線緩沖器未被 選通 a和 b都呈高阻態(tài)；▲ 當 en=‘0’ 時雙向總線緩沖器選通 如果 dr=‘0’ ， a=b。 (b→a) 如果 dr=‘1’ ， b=a。 (a→b)en dr 功能0 0 a=b0 1 b=a1 X Z雙向總線緩沖器bdrEnaP53Library ieee。Use 。Entity tri_bigate isPort(a,b:inout std_logic_vector(7 downto 0)。 en:in std_logic。 dr:in std_logic)。End tri_bigate。Architecture rtl of tri_bigate isSignal aout,bout:std_logic_vector(7 downto 0)。 Begin Process (a, dr, en) begin If((en=‘0’)and (dr=‘1’))then bout=a。P54else bout=“ ZZZZZZZZ”。End if。 b=bout。End process。process (b, dr, en) beginIf((en=‘0’)and (dr=‘0’))then aout=b。else aout=“ ZZZZZZZZ”。End if。 a=aout。End process。End rtl；P55p時序邏輯電路？ 是具有記憶（或內部狀態(tài)）的電路，即時序邏輯電路的輸出不但與當前的輸入狀態(tài)有關，而且與以前的輸入狀態(tài)有關。時序電路的內部狀態(tài)元件可以由邊沿敏感的觸發(fā)器或由電平敏感的鎖存器實現(xiàn)，但大多數(shù)時序電路采用觸發(fā)器來實現(xiàn)。p時序電路分類： 時序電路可分為 同步時序電路和異步時序電路兩種 ，大部分時序電路為同步時序電路。p常用時序邏輯主要包括：216。觸發(fā)器216。寄存器216。計數(shù)器216。分頻器 VHDL語言時序邏輯設計P56時鐘信號和復位信號的描述p時鐘信號描述 上升沿： IF(clk’EVENT AND clk=‘1’)THEN 下降沿： IF(clk’EVENT AND clk=‘0’)THENp復位信號描述 （ 1）異步復位描述 PROCESS(clk,reset) BEGIN IF(reset=‘0’)THEN q=‘0’。 ELSIF (clk’EVENT AND clk=‘1’)THEN q=d。 END IF。 END PROCESS。(2)同步復位描述PROCESS(clk)BEGINIF(clk’EVENT AND clk=‘1’)THEN IF(reset=‘0’)THEN q=‘0’。 ELSE q=d。 END IF。End if；End process；P57? D觸發(fā)器Entity dff1 ISPORT (clk ,d ,reset : in STD_LOGIC。 q : out STD_LOGIC)。END dff1。ARCHITECTURE rtl OF dff1 IS BEGINPROCESS (clk, reset) BEGINIF(reset=‘039。) THE q=‘0’ ；ELSIF (clk39。EVENT AND clk=‘139。)THE q= d； END IF。END PROCESS。 END rtl。D觸發(fā)器dclkresetqP58? 移位寄存器（多級延遲）ENTITY reg1 IS PORT ( d : in BIT。 clk: in BIT。q : out BIT)。END reg1。ARCHITECTURE reg1 OF reg1 ISSIGNAL a, b : BIT。 BEGINPROCESS (clk) BEGINIF clk’event and clk=‘1’ THENa = d。b = a。q = b。END IF。END PROCESS。END reg1。clkD D DQ Q Qd a b qP59? 串轉并移位寄存器library ieee。use 。entity parltostr isport(clr,clk,din:in std_logic。 q:out std_logic_vector(7 downto 0))。end parltostr。Architecture rtl of parltostr issignal temp :std_logic_vector(7 downto 0)。 begin process(clk,clr) begin if clr=‘139。 thenP60 temp=00000000。elsif clk39。event and clk=‘139。then temp(0)= din。 temp(1)= temp(0)。 temp(2)= temp(1)。 temp(3)= temp(2)。 temp(4)= temp(3)。 temp(5)= temp(4)。 temp(6)= temp(5)。 temp(7)= temp(6)。 q=temp。 end if。end process。end rtl。P61Synplify pro綜合P621 0 0 0 1 1 0 1 0 1start1 0P63clk D Qd D Q D Q D Q D Q D Q D Q D Qq[7..0]位串轉并移位寄存器總線數(shù)據(jù)串轉并移位寄存器clkD QD[7..0] D Q D Q D Q D Q D Q D Q D Q q0[7..0]q1[7..