【文章內(nèi)容簡介】 各功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。采用傳統(tǒng)方法設(shè)計(jì)數(shù)字系統(tǒng)，特別是當(dāng)電路系統(tǒng)非常龐大時(shí)，設(shè)計(jì)者必須具備較好的設(shè)計(jì)經(jīng)驗(yàn)，而且繁雜多樣的原理圖的閱讀和修改也給設(shè)計(jì)者帶來諸多的不便。為了提高開發(fā)的效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)周期，各 ASIC 研制和生產(chǎn)廠 家相繼開發(fā)了具有自己特色的電路硬件描述語言（ Hardware Description Language，簡稱HDL）。但這些硬件描述語言差異很大，各自只能在自己的特定設(shè)計(jì)環(huán)境中使用，這給設(shè)計(jì)者之間的相互交流帶來了極大的困難。因此，開發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語言作為可相互交流的設(shè)計(jì)環(huán)境已勢在必行。于是，美國于 1981 年提出了一種新的、標(biāo)準(zhǔn)化的 HDL，稱之為 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language，簡稱 VHDL。這是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。設(shè)計(jì)者可以利用這種語言來描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真，再自動(dòng)綜合到門級(jí)電路，最后用 PLD 實(shí)現(xiàn)其功能。 綜合起來講， VHDL語言具有如下優(yōu)點(diǎn)： 1. 覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言。在 VHDL 語言中，設(shè)計(jì)的原始描述可以非常簡練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。 2. 具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。 第 13 頁 共 36 頁 3. 使用期長，不會(huì)因工藝變化而使描述過時(shí)。因?yàn)?VHDL的硬件描述與工藝無關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。 。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由多人共同承擔(dān)， VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。 MAX＋ PLUSⅡ 軟件介紹 MAX＋ PLUSⅡ 的概述 美國 Altera 公司的 MAX＋ PLUSⅡ 開發(fā)工具是一種 CAE 軟件工具，全稱是全集成化可編程邏輯設(shè)計(jì)環(huán)境（ Multiple Array Matrix and Programmable Logic User Systems） .該工具配備有編輯、編譯、仿真、中和、芯片編程等功能，具有兩種輸入手段：文本輸入（使用一種描述語言，如 VHDL 語言）和原理圖輸入。在使用中，可以把電路描述程序和設(shè)計(jì)電路圖變成基本的邏輯單元寫入到可編程的芯片中（如FPGA， CPLD 芯片等），最終成為 ASIC 芯片。也可以不用搭建硬件電路，把 MAX＋ PLUSⅡ 作為邏輯仿真工具，即可對設(shè)計(jì)進(jìn)行調(diào)試、驗(yàn)證。 MAX＋ PLUSⅡ 開發(fā)工具目前在國內(nèi)使用很普遍，擁有完備的在線幫助，初學(xué)者可以很快學(xué)習(xí)掌握該工具的使用，完成高性能的設(shè)計(jì)。 MAX＋ PLUSⅡ 的功能簡介 它是 EDA 設(shè)計(jì)中不可缺少的一種工具。它的主要功能如下： （ 1） MAX＋ PLUSⅡ 的設(shè)計(jì)輸入、處理與效驗(yàn)功能集合在一起提供了全集成化的一套可編輯開發(fā)工具，加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期； （ 2） MAX＋ PLUSⅡ 支持各種硬件描述語言的設(shè)計(jì)輸入，包括 VHDL、VerilogHDL和 Altera 的 AHDL。 （ 3） MAX＋ PLUSⅡ 的編譯核心支持 Altera 的 FLEX10K、 FLEX8K、FLEX6000/A 系列， MAX5000 系列 MAX9000、 MAX7000、 FLASHlogic、 MAX5000、Classic 以及 EPF10K EPF10K10A、 EPF10K EPF10K EPM93 EPM9320A、EPF8452A、 EPF8282A 等系列可編程邏輯器件； 輯器，創(chuàng)建電路圖像設(shè)計(jì)（ —gdf）；通過 MAX＋ PLUSⅡ 的文本編輯器，使用ＶＨＤＬ語言，創(chuàng)建文本設(shè)計(jì)文件（ vhd） .還可以通過 MAX＋ PLUSⅡ 波形編輯器，創(chuàng)建電路波形設(shè)計(jì)文件（ .wdf）等。 第 14 頁 共 36 頁 （ 4） MAX＋ PLUSⅡ 具有器件編程（ Programming）和配置（ Configuration）功能，讓使用者自己設(shè)計(jì)所用器件，具有在線幫 助的功能，更加方便了使用者。 （ 5） MAX＋ PLUSⅡ 可與其他工業(yè)標(biāo)準(zhǔn)設(shè)計(jì)輸入、綜合與效驗(yàn)工具鏈接。與CAE 工具的接口符合 EDIF200 和 20參數(shù)化模塊庫（ LPM）、 VerilogHDL、 VHDL及其標(biāo)準(zhǔn)工具。 設(shè)計(jì)者可使用 Altera 或標(biāo)準(zhǔn) CAE 設(shè)計(jì)輸入工具去建立邏輯設(shè)計(jì)，使用 MAX＋PLUSⅡ 編譯器對 Altera 器件設(shè)計(jì)進(jìn)行編譯，并使用 Altera 或其他 CAE 效驗(yàn)工具進(jìn)行器件或板級(jí)仿真。 MAX＋ PLUSⅡ 支持與 Synopsys、 Viewlogic、 Mentor、 Graphics、Cadence、 Exemplar、 DataI/O、 Intergraph、 Minc、 OrCAD 等公司提供的工具接口； （ 6） MAX＋ PLUSⅡ 通常用的設(shè)計(jì)方法有：通過 MAX＋ PLUSⅡ 圖像編 4 脈沖信號(hào)采集電路總體設(shè)計(jì) 脈沖采集電路組成及工作原理 脈沖信號(hào)采集電路由一個(gè)按鍵控制器，計(jì)數(shù)器模塊，鎖存器模塊，一個(gè) “四選一 ”數(shù)據(jù)選擇器，和譯碼顯示模塊組成。按鍵控制器控制采集通道，數(shù)據(jù)選擇器用來選擇將哪一路脈沖送入譯碼顯示模塊顯示其頻率值。 脈沖采集電路 基本原理是計(jì)算每秒鐘內(nèi)待測信號(hào)的脈沖個(gè)數(shù)，為此，測頻控制信號(hào)發(fā)生器應(yīng)設(shè)置一個(gè)控制信 號(hào)時(shí)鐘 CLK，一個(gè)計(jì)數(shù)使能信號(hào)輸出端 JSEN，一個(gè)與JSEN 輸出信號(hào)反向的鎖存輸出信號(hào) SCXH，和清零輸出信號(hào) CLKJSH。由于芯片CYCLONEⅡ 2C35 系統(tǒng)時(shí)鐘是 50MHZ，經(jīng)過分頻得到 CLK 的輸入頻率為 1HZ，則輸出信號(hào)斷 JSEN 輸出一個(gè)脈寬恰好是 2S 的周期信號(hào)?？梢宰鳛殚l門信號(hào)用，由它對采集電路 的每一個(gè)計(jì)數(shù)器的使能斷進(jìn)行同步控制。當(dāng) JSEN 高電平時(shí)允許計(jì)數(shù)，低電平時(shí)停止計(jì)數(shù)，并保持所計(jì)的數(shù)。在停止計(jì)數(shù)期間，鎖存信號(hào) SCXH 的上跳沿將計(jì)數(shù)器在前 1S的計(jì)數(shù)結(jié)果鎖存進(jìn) 8位鎖存器 SCQ8B，由 7段譯碼器譯出并穩(wěn)定顯示。設(shè)置鎖存器的好處是：顯示的數(shù)據(jù)穩(wěn)定， 不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信號(hào)之后，清零信號(hào) CLRJSH 對計(jì)數(shù)器進(jìn)行清零。為下一秒的計(jì)數(shù)操作做 準(zhǔn)備。 第 15 頁 共 36 頁 脈沖采集電路總體框圖 采用 四路通道采集脈沖信號(hào)，每路采集通道由計(jì)數(shù)模塊，測頻控制信號(hào)發(fā)生模塊，鎖存模塊，譯碼顯示模塊四個(gè)模塊組成。每路通道 需要由下面幾 種器件來組成，即：測頻控制信號(hào)發(fā)生器（ ZPKZH），帶時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器（ JSH10）， 8 位鎖存器（ SCQ8B），其具體的總體原理框圖如下： 圖 脈沖采集電路總體框圖 按鍵開關(guān)控制模 塊 計(jì)數(shù)器 計(jì)數(shù) 計(jì)數(shù) 計(jì)數(shù) 鎖存 鎖存 鎖存 鎖存 四 選一數(shù)據(jù)選擇 器 譯碼 顯示 脈沖信號(hào) 按鍵 FPGA 第 16 頁 共 36 頁 脈沖采集電路 VHDL設(shè)計(jì)流程圖 、 圖 脈沖采集電路 VHDL設(shè)計(jì)流程圖 分頻 EN=1 選擇通道 NO 計(jì)數(shù) 鎖存 譯碼顯示 按鍵控制 接通電 源 YES 第 17 頁 共 36 頁 5 用 VHDL 語言設(shè)計(jì)各個(gè)通道模塊 用 VHDL（超高速集成電路硬件描述語言 ） 設(shè)計(jì)脈沖信號(hào)采集電路。若按傳統(tǒng)的設(shè)計(jì)方法 ,完成這個(gè) 脈沖 信號(hào)采集電路需用共計(jì)十幾塊芯片構(gòu)成 ,不僅體積大 ,而且因外接引腳多 ,影響可靠性。而采用 EDA 技術(shù) ,整個(gè)設(shè)計(jì) 僅 分 兩步 :第一步 ,在 MAX+PLUS開發(fā)工具中 ,先用 VHDL語言分別編寫出以上四種芯片的文本文件 (稱為底層文件 ),并將它們分別轉(zhuǎn)換成相應(yīng)的器件 ,然后分別進(jìn)行時(shí)序仿真 ,使每個(gè)器件的時(shí)序仿真結(jié)果與設(shè)計(jì)要求一致 。第二步 ,將這幾 種器件共十幾塊芯片按電路設(shè)計(jì)圖連接起來 ,形成頂層文件后進(jìn)行整個(gè)系統(tǒng)的綜合 ,并將整個(gè)采集通道 作為一個(gè)整體 進(jìn)行時(shí)序仿真。下面分步給出設(shè)計(jì)過程： 頂層文件的編寫 在正確設(shè)計(jì)底層文件的基礎(chǔ)上 ,按設(shè)計(jì)電路原理圖的要求將這幾個(gè)功能模塊連接起來 ,形成頂層文件。電路原理圖如下： 頂層 文件程序： LIBRARY IEEE。 USE 。 第 18 頁 共 36 頁 USE 。 ENTITY clock IS PORT(FSIN:IN STD_LOGIC。 CLK:IN STD_LOGIC。 SEC10:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 SEC:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END clock。 ARCHITECTURE struc OF clock IS COMPONENT JSH10 PORT(CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 ENA:IN STD_LOGIC。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT SCQ8B PORT(SCXH:IN STD_LOGIC。 DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT。 COMPONENT ZPKZH PORT(CLK:IN STD_LOGIC。 JSEN:OUT STD_LOGIC。 CLR_JSH:OUT STD_LOGIC。 SCXH:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT LED7 PORT(SIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(6 DOWN