【文章內(nèi)容簡介】 時鐘最大可以達(dá)到550M，內(nèi)部鎖相環(huán)可以實(shí)現(xiàn)12種相位時鐘。用戶可以對以前配置的FPGA通過數(shù)據(jù)流重新配置內(nèi)部寄存器[10]。 StratixII中的用戶邏輯單元是采用二維矩陣形式進(jìn)行排列的，行和列之間使用不同長度不同速度的內(nèi)部連接將邏輯數(shù)組模塊，存儲器模塊，和數(shù)字信號處理模塊連接在一起。每一個邏輯數(shù)組模塊包括了8個自適應(yīng)邏輯模塊。ALM是StratixII系列FPGA的基本邏輯設(shè)計模塊，提高了用戶邏輯功能實(shí)現(xiàn)的效率。在芯片內(nèi)部LABs也是按照行和列排列的。StratixII的特征： 包含的邏輯單元的個數(shù)最多可以達(dá)到179400個； 增加了自適應(yīng)邏輯模塊，提高了FPGA的性能，提高資源的利用率； 在沒有降低邏輯資源的基礎(chǔ)上，使得RAM增加到9383040位； 矩陣存儲器，包括了三個RAM模塊，被應(yīng)用在雙端口的存儲器中，內(nèi)部集成了FIFO緩沖器； 高速的數(shù)據(jù)處理模塊，應(yīng)用于硬件乘法器中，最大運(yùn)行速度可以達(dá)到450M，乘法累加功能，有限的脈沖響應(yīng)濾波器； 在每個區(qū)域中包括了24個時鐘源，增加了16個全局時鐘； 時鐘管理模塊支持動態(tài)的時鐘使能和禁制功能，可以禁制時鐘信號的運(yùn)行，減少設(shè)備的功耗； 內(nèi)部集成了12個鎖相環(huán)其中包括四個增強(qiáng)型鎖相環(huán)和8個快速鎖相環(huán)，每一個鎖相環(huán)都支持時鐘的功率譜密度的拓展，可以對帶寬進(jìn)行配置，時鐘轉(zhuǎn)換功能，實(shí)時的鎖相環(huán)進(jìn)行重新配置，先進(jìn)的倍頻和相移的能力； 支持多種單端和差分輸入輸出的電平標(biāo)準(zhǔn)； 在DPA模塊中，差分I/O端口的運(yùn)行速度可以達(dá)到1G/S； 支持高速網(wǎng)絡(luò)和通信總線的標(biāo)準(zhǔn)； 支持遠(yuǎn)程配置更新； 可以通過配置加密確保系統(tǒng)設(shè)計的安全性； 在調(diào)用IP核的模塊中，StratixII提供了多個產(chǎn)權(quán)技術(shù)，用戶可以調(diào)用比較多的IP核模塊，優(yōu)化系統(tǒng)的設(shè)計。 在本次課題的設(shè)計中，我們需要直接調(diào)用FPGA內(nèi)部的乘法器硬核資源提高FPGA邏輯單元的利用率，直接調(diào)用硬核資源可以確保計算結(jié)果的準(zhǔn)確性，StratixII內(nèi)部的具有豐富的硬核乘法資源可以調(diào)用。 在細(xì)延遲模塊中，我們需要產(chǎn)生8相位的時鐘輸出，而FPGA內(nèi)部集成的增強(qiáng)型鎖相環(huán)可以很方便的實(shí)現(xiàn)這種功能，并且輸出的結(jié)果具有很高的精度。 在本課題的設(shè)計中，我們外部采用的時鐘信號比較多，F(xiàn)PGA內(nèi)部的時鐘管理模塊可以對這些時鐘進(jìn)行很好的管理，避免時序的混亂。3．1．2 FPGA內(nèi)部鎖相環(huán)鎖相環(huán)的功能： 鎖相環(huán)路實(shí)際上就是一種反饋電路，簡稱鎖相環(huán)[12]。鎖相環(huán)的特點(diǎn)是可以實(shí)現(xiàn)信號頻率和相位的跟蹤。鎖相環(huán)包括三個部分：鑒相器、環(huán)路濾波器、壓控振蕩器器，鑒相器通過比較輸入信號和反饋信號的頻率和相位，并且將信號的差值轉(zhuǎn)換為電壓值；環(huán)路濾波器通過濾除電壓信號攜帶的一些文波和噪音，將電壓信號變?yōu)榉€(wěn)定的電平值；產(chǎn)生的電平值控制壓控振蕩器的輸出頻率和相位，最終實(shí)現(xiàn)輸出信號和輸入信號的頻率相等、相位差保持恒定。鎖相環(huán)通常用來產(chǎn)生進(jìn)行信號的分頻或者倍頻，并且可以產(chǎn)生質(zhì)量較高的時鐘信號。FPGA內(nèi)部的鎖相環(huán)： FPGA內(nèi)部的鎖相環(huán)可以兩種：增強(qiáng)型鎖相環(huán)（EPLL）、快速鎖相環(huán)（FPLL）。StratixII中的鎖相環(huán)提供了完整的時鐘管理、控制設(shè)備時鐘管理的同步性、外部系統(tǒng)的時鐘管理、可以進(jìn)行高速的I/O端口通信。StratixII內(nèi)部有12個十分通用的鎖相環(huán)，并且其可以配置零延遲緩沖，地抖動模式等其他模式。 StratixII內(nèi)部包含兩種鎖相環(huán)，增強(qiáng)型鎖相環(huán)和快速鎖相環(huán)。增強(qiáng)型鎖相環(huán)和快速鎖相環(huán)都有很強(qiáng)的可操作性，并且可以進(jìn)行一些對于鎖相環(huán)來講比較先進(jìn)的操作方式，比如說輸入時鐘可以在多個時鐘源之間進(jìn)行轉(zhuǎn)換、可以進(jìn)行鎖相環(huán)相位的重新配置、鎖相環(huán)的重新配置以及帶寬的重新配置。內(nèi)部的鎖相環(huán)可以被用來進(jìn)行時鐘管理，支持復(fù)用功能，可以自定義的配置相移和占空比。另外增強(qiáng)型鎖相環(huán)可以支持外部時鐘作為反饋信號，進(jìn)行時鐘功率譜的拓展，并且可以進(jìn)行鎖相環(huán)的多級級聯(lián)模式?？焖冁i相環(huán)提供了十分快的數(shù)據(jù)傳輸速度，可以用來進(jìn)行高速差分I/O端口的輸入輸出。 StratixII內(nèi)部的鎖相環(huán)支持低功耗模式，當(dāng)時鐘信號不需要工作的時候，我們可以很容易的禁制該時鐘信號的運(yùn)行，從而減少設(shè)備的功耗。鎖相環(huán)輸入時鐘可以從五個可能的時鐘源中動態(tài)的選擇一個時鐘作為其輸入時鐘，反饋到第一個或者第二個時鐘輸入端口。增強(qiáng)型鎖相環(huán)： StratixII設(shè)備包括了四個增強(qiáng)型的鎖相環(huán)，其可以進(jìn)行先進(jìn)的時鐘管理特性。鎖相環(huán)的主要目的是為了保證內(nèi)部和外部的時鐘與輸入的參考時鐘保持相位和頻率的一致性。FPGA內(nèi)部包括了很多部分確保整個系統(tǒng)的可靠性。 StratixII在輸入?yún)⒖紩r鐘的上升沿通過鑒相器將信號反饋回來。設(shè)定占空比的參數(shù)可以改變時鐘的下降沿。鑒相器通過產(chǎn)生一個增加或者減少的信號決定壓控振蕩器產(chǎn)生的時鐘信號的頻率應(yīng)該增加還是應(yīng)該減少。鑒相器的輸出信號通過電荷垹和環(huán)路濾波器產(chǎn)生一個電壓控制信號，控制壓控振蕩器器的輸出頻率。如果鑒相器的輸出電壓增加，VCO的輸出頻率增加，反之VCO的輸出頻率減少。鑒相器將增減控制信號輸入到電荷垹中，根據(jù)電荷垹的輸出，電荷垹會進(jìn)行輸出電流的增加或者減少的。環(huán)路濾波器將這些增減信號轉(zhuǎn)換為相應(yīng)的電壓信號，作用于壓控振蕩器。環(huán)路濾波器可以濾除有電荷垹出來的短波干擾。 環(huán)路濾波器的輸出電壓決定了壓控振蕩器的輸出頻率。VCO實(shí)現(xiàn)了四級差分回路晶振。分頻因子插入到反饋回路中增加VCO的頻率，VCO的輸出頻率等于m倍的輸入?yún)⒖碱l率。鑒相器的輸入?yún)⒖碱l率等于鎖相環(huán)的輸入頻率除以n，所以FPGA內(nèi)部的鎖相環(huán)可以同時實(shí)現(xiàn)分頻和倍頻的功能。 VCO的輸出可以通過六個不同的通道反饋回去。通過設(shè)計計數(shù)器的大小，我們可以產(chǎn)生一系列相關(guān)的輸出時鐘信號。圖31是FPGA內(nèi)部增強(qiáng)型鎖相環(huán)的內(nèi)部框圖圖31 FPGA內(nèi)部增強(qiáng)型鎖相環(huán) 六個輸出時鐘均可以用作外部時鐘的輸出端口，所以每一個計數(shù)器都可以對應(yīng)著產(chǎn)生響應(yīng)的頻率信號。每一個輸出時鐘的相位都可以進(jìn)行單獨(dú)的設(shè)定，也可以通過設(shè)計倍頻和分頻因子產(chǎn)生不同頻率和不同相位的相關(guān)時鐘。時鐘的輸出電平可以支持很多種模式，用戶可以自動設(shè)定輸出時鐘對應(yīng)的電平。當(dāng)沒有使能鎖相環(huán)功能的時候，這些鎖相環(huán)的端口可以被用作普通的I/O端口進(jìn)行數(shù)據(jù)的通信。 3．2 相控陣的發(fā)射模塊在整個超聲相控陣延遲細(xì)分算法的實(shí)現(xiàn)過程中包含了多個模塊，并且各個模塊在時序上必須要滿足一定的時間順序，否則在每個模塊的計算過程中得不到準(zhǔn)確的數(shù)據(jù)，從而影響整個計算的結(jié)果，所以我們必須要合理的編寫一些控制信號，按照一定的時序要求，使能各個模塊。圖32為發(fā)射控制模塊的頂層設(shè)計圖。圖32 發(fā)射控制模塊頂層發(fā)射模塊的時鐘采用的是50MHZ，在發(fā)射模塊的內(nèi)部是一個計數(shù)器，當(dāng)計數(shù)器的數(shù)值到達(dá)不同的取值時，發(fā)出不同的控制信號，使能后面的各個模塊。各個信號代表的具體意義：M_clock ：觸發(fā)計數(shù)器計數(shù)的時鐘信號Reset :復(fù)位信號，當(dāng)該信號為高電平時，各輸出信號均為無效狀態(tài)HLT ：全局等待信號，當(dāng)該信號為高電平時，整個系統(tǒng)進(jìn)入等待模式Scan_st ：全局掃描控制信號，當(dāng)該信號為高電平的時候，系統(tǒng)進(jìn)入正常的扇形掃描模式Scan_n ：使能通道掃描模塊，當(dāng)該信號有效的時候，通道掃描模塊使能Scan_cos ：使能偏轉(zhuǎn)角度掃面模塊，當(dāng)該信號有效的時候，偏轉(zhuǎn)角度掃描模塊使能Count_wr ：加載數(shù)據(jù)到算法實(shí)現(xiàn)模塊Count_st：開始進(jìn)行計算，即對加入到算法實(shí)現(xiàn)模塊的數(shù)據(jù)進(jìn)行處理，得到最終的延遲信息Delay_wr: 當(dāng)該信號有效的時候，將延遲信息加載到延遲模塊Delay_st: 當(dāng)該信號有效的時候，將加載到延遲模塊的數(shù)據(jù)一次傳到各個通道中，最終數(shù)據(jù)延遲脈沖對發(fā)射控制模塊參數(shù)的選擇：在發(fā)射超聲波信號的時候，為了避免超聲波在第二次發(fā)射的過程中與在第一次發(fā)射的超聲波發(fā)生重疊，所以我們必須要根據(jù)實(shí)際情況來控制超聲波發(fā)射的周期。在本次課題的設(shè)計中我們假設(shè)掃描的最大焦距H為7cm，所以超聲波完成一次發(fā)射與接收的時間[13]為：=所以發(fā)射超聲波頻率對應(yīng)的周期應(yīng)該大于，所以超聲波發(fā)射的重復(fù)頻率等于42khz，為了使得在一個周期內(nèi)完成對16通道掃描，計算以及延遲信息的加載，所以我們設(shè)定每個通道控制信號的重復(fù)頻率為1khz。這樣我們在一個周期內(nèi)，就可以完成對一個點(diǎn)的聚焦過程，當(dāng)進(jìn)行到下一個周期的時候，自動轉(zhuǎn)換到下一個聚焦點(diǎn)上。如此重復(fù)就可以完成整個扇形掃描的全部過程。圖33為發(fā)射控制模塊的仿真時序圖。圖33 發(fā)射控制模塊的仿真當(dāng)全局等待信號有效的時候，計數(shù)器停止計數(shù)，但是計數(shù)器依然保持原有的數(shù)據(jù)，整個發(fā)射控制系統(tǒng)進(jìn)入等待模式。當(dāng)復(fù)位信號有效的時候，計數(shù)器復(fù)位其值變?yōu)?，輸出信號全部變?yōu)闊o效狀態(tài)。由仿真圖我們可以知道，在一個周期內(nèi)對聚焦偏轉(zhuǎn)角度掃面一次，但是對通道數(shù)要掃描十六次，即完成十六通道的全部掃描過程。在整個掃描的過程中，延遲數(shù)據(jù)的數(shù)據(jù)加載信號會一直保持有效，當(dāng)完成一次聚焦之后，延遲數(shù)據(jù)的輸出信號有效，16個通道按照響應(yīng)的延遲信息輸出脈沖波形。從而保證整個系統(tǒng)的同步性。圖34為發(fā)射控制模塊單個周期內(nèi)的仿真時序圖。圖34 發(fā)射控制模塊單周期的仿真時序 3．3 掃描模塊的設(shè)計掃描模塊是為整個算法實(shí)現(xiàn)模塊提供數(shù)據(jù)源，整個掃描模塊是一系列的數(shù)據(jù)進(jìn)行自動掃描之后加載到各個算法實(shí)現(xiàn)模塊上的。根據(jù)前面的計算公式：其中d表示的是相控陣系統(tǒng)中相鄰晶片之間的距離，是一個常數(shù)；v表示的是超聲波在鋼鐵中傳播的速度，也是一個常數(shù)；所以整個掃描系統(tǒng)主要掃描的參數(shù)包括：各個通道i值得掃描、偏轉(zhuǎn)角度的掃描、中心晶片到聚焦點(diǎn)位置PO的掃描。系統(tǒng)通過自動對這些參數(shù)進(jìn)行不斷的改變，便可以得到各個通道延遲信息的大小，最終完成整個扇形掃面系統(tǒng)[14]。掃描模塊主要包括：掃描譯碼、通道數(shù)目i的掃描、偏轉(zhuǎn)角度的掃面、聚焦半徑的掃描。圖35是整個掃描模塊的頂層設(shè)計圖。圖35 掃描模塊的頂層設(shè)計下面將對各個模塊的具體功能進(jìn)行描述：掃描譯碼： 該模塊主要是接受外部通過32位數(shù)據(jù)總線和四位地址總線傳來的數(shù)據(jù)，根據(jù)地址總線的數(shù)據(jù)，將數(shù)據(jù)轉(zhuǎn)換為掃面模塊需要的數(shù)據(jù)，并發(fā)送給其他各個模塊。表31給出了地址與對應(yīng)輸出的關(guān)系，圖36給出了掃描譯碼模塊的頂層設(shè)計圖，圖37給出了掃描譯碼模塊的仿真時序圖。表31 地址與輸出關(guān)系輸出數(shù)據(jù)代表的意義地址掃描角度的初始值（cos_addr_out）0000相鄰晶片的距離（d_out）0001聚焦半徑的最小值（PO_min）0010聚焦半徑的最大值(PO_max)0011聚焦半徑的步進(jìn)值(PO_r)0100超聲波的波速(v_out)0101圖36 掃描模塊的頂層設(shè)計圖圖37 掃描譯碼模塊的仿真時序 由仿真結(jié)果我們可以得出，當(dāng)復(fù)位信號有效的時候，譯碼模塊傳輸?shù)臄?shù)據(jù)均為0，即此時不需要進(jìn)行后續(xù)模塊的計算，當(dāng)寫信號有效的時候，在時鐘信號的控制下，按照地址的大小，最終將輸入的數(shù)據(jù)傳輸給響應(yīng)的通道，并且此時PO_WR信號有效，該信號在數(shù)據(jù)傳輸結(jié)束后，會失效，即該信號控制后續(xù)的計算模塊時候接受前級傳入的數(shù)據(jù)。掃描模塊的時鐘為50Mhz的系統(tǒng)時鐘，32位的數(shù)據(jù)總線和4位的地址總線在時序的控制下一次傳入六組數(shù)據(jù)到譯碼模塊。譯碼模塊根據(jù)傳入進(jìn)來的地址，將這些數(shù)據(jù)翻譯成為掃描模塊需要的數(shù)據(jù)，最終輸出給其他模塊。3．3．1 偏轉(zhuǎn)角度的掃描該模塊主要完成三個功能：當(dāng)完成一段弧度的掃描之后使能PO的掃描、進(jìn)行扇形掃描中對偏轉(zhuǎn)角度的掃描、輸出cos_F信號判斷輸出的角度是大于90176。還是小于90176。圖38為偏轉(zhuǎn)角度掃描的頂層圖。圖38 偏轉(zhuǎn)角度掃描的頂層圖根據(jù)相關(guān)的研究表明，當(dāng)偏轉(zhuǎn)角度大于75176。的時候，超聲波會出現(xiàn)波瓣，所以在工業(yè)檢測的應(yīng)用中，偏轉(zhuǎn)角度數(shù)一般小于60176。，我們都知道偏轉(zhuǎn)角度數(shù)越小，超聲波的方向性就越好。在目前的工業(yè)和醫(yī)學(xué)上，偏轉(zhuǎn)角度數(shù)一般選在30176。，這樣既能滿足要求，又可以增加超聲波的方向性[15]。在本課題中，我們采用的是扇形掃描，我們以相控陣的中心晶片為圓心，以中心晶片到聚焦點(diǎn)的距離為半徑，偏轉(zhuǎn)角度數(shù)范圍為60176。到120176。，實(shí)現(xiàn)一段弧度的掃描過程。具體的工作方式如下：首先給出一個聚焦半徑，圍繞該半徑實(shí)現(xiàn)一段弧度的掃描，每次掃描角度的增量為3176。，當(dāng)完成一段弧度的掃描之后，聚焦半徑增加，從而進(jìn)行第二段弧度的掃描。在FPGA內(nèi)部，無法進(jìn)行負(fù)數(shù)的運(yùn)算，對于互補(bǔ)的兩個角度，其余弦值對應(yīng)的絕對值是一樣的，因此為了區(qū)分該角度和其補(bǔ)角的關(guān)系我們設(shè)定一個輸出端口，當(dāng)角度大于90176。時，cos_F輸出為高電平，反之輸出為低電平。圖39給出了偏轉(zhuǎn)角度的時序仿真圖圖39 偏轉(zhuǎn)角度的時序仿真圖 由仿真結(jié)果可以看出來，當(dāng)HLT有效的時候，掃描模塊進(jìn)入等待狀態(tài)，也就是維持先前的計數(shù)狀態(tài)保持不變。我們設(shè)定的掃描角度總工有20個，當(dāng)一段角度掃描完成之后，PO_en，信號有效，此時便可以進(jìn)行PO數(shù)值的掃描。在進(jìn)行一個完整的角度掃描時，標(biāo)志位信號會在不同的角度范圍內(nèi)給出不同的標(biāo)志位，從圖中我們可以得到，掃描角度小于90176。，標(biāo)志位信號為低電平，當(dāng)掃描角度大于90176。，標(biāo)志位信號給出高電平，這樣我們通過比較標(biāo)志位信號，就可以進(jìn)行區(qū)域選擇的判斷。通道數(shù)目的掃描：一個聚焦周期實(shí)際上就是對i值實(shí)現(xiàn)一個完整的掃描過程。在每一次的聚焦過程中，我們都必須對i值進(jìn)行一次完整的掃描，我們采用的是16通道的相控陣控制技術(shù)，所以在給定一個聚焦半徑和偏轉(zhuǎn)角度，就需要對通道數(shù)目掃描16次。圖310為通道數(shù)目掃描的頂層設(shè)計圖。圖310 通道數(shù)掃描的頂層模塊 在本次設(shè)計中我們對通道數(shù)目的掃描采用順序賦值的方式。我們令中心晶片為原點(diǎn)，左右兩個各有8中i的取值，最小為0最大為7,。類似的我們設(shè)置一個輸出端口F，當(dāng)晶片處于中心晶片左邊的時候，F(xiàn)輸出為高電平，反之F輸出為低電平。掃描的時鐘信號為50mhz的系統(tǒng)時鐘，當(dāng)全局使能信號和scan_n_en信號均有效的時候，開始進(jìn)行通道數(shù)的掃描。由仿真結(jié)果我們可以知道，沒當(dāng)scan_n_cos使