【正文】 頂層 文件程序： LIBRARY IEEE。若按傳統(tǒng)的設(shè)計方法 ,完成這個 脈沖 信號采集電路需用共計十幾塊芯片構(gòu)成 ,不僅體積大 ,而且因外接引腳多 ,影響可靠性。鎖存信號之后，清零信號 CLRJSH 對計數(shù)器進行清零?？梢宰鳛殚l門信號用，由它對采集電路 的每一個計數(shù)器的使能斷進行同步控制。 MAX＋ PLUSⅡ 支持與 Synopsys、 Viewlogic、 Mentor、 Graphics、Cadence、 Exemplar、 DataI/O、 Intergraph、 Minc、 OrCAD 等公司提供的工具接口； （ 6） MAX＋ PLUSⅡ 通常用的設(shè)計方法有：通過 MAX＋ PLUSⅡ 圖像編 4 脈沖信號采集電路總體設(shè)計 脈沖采集電路組成及工作原理 脈沖信號采集電路由一個按鍵控制器，計數(shù)器模塊，鎖存器模塊，一個 “四選一 ”數(shù)據(jù)選擇器，和譯碼顯示模塊組成。 第 14 頁 共 36 頁 （ 4） MAX＋ PLUSⅡ 具有器件編程（ Programming）和配置（ Configuration）功能，讓使用者自己設(shè)計所用器件，具有在線幫 助的功能，更加方便了使用者。 MAX＋ PLUSⅡ 開發(fā)工具目前在國內(nèi)使用很普遍，擁有完備的在線幫助，初學(xué)者可以很快學(xué)習(xí)掌握該工具的使用，完成高性能的設(shè)計。一個大規(guī)模的設(shè)計不可能由一個人獨立完成，必須由多人共同承擔(dān)， VHDL為設(shè)計的分解和設(shè)計的再利用提供了有力的支持。 2. 具有良好的可讀性，即容易被計算機接受，也容易被讀者理解。這是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。為了提高開發(fā)的效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)周期，各 ASIC 研制和生產(chǎn)廠 家相繼開發(fā)了具有自己特色的電路硬件描述語言（ Hardware Description Language，簡稱HDL）。 調(diào)用該元件時 : u2: 元件名 port map(n1,n2,m)。 端口說明 END COMPONENT。 (1)行為描述 描述數(shù)字系統(tǒng)的行為，主要用于仿真和系統(tǒng)工作原理的研究。 配置語句格式： CONFIGURATION 配置名 OF 實體名 IS [說明語句 ] END 配置名； 例：最簡單的配置 CONFIGURATION 配置名 OF 實體名 IS FOR 被選構(gòu)造體名 END FOR； END 配置名； 第 10 頁 共 36 頁 VHDL語言的數(shù)據(jù)類型和構(gòu)造體的描述方式 VHDL 語言的數(shù)據(jù)類型 (1)整數(shù)（ INTEGER） 范圍： 21474835472147483646 (2)實數(shù)（ REAL） 范圍： ,書寫時一定要有小數(shù)。 構(gòu)造體格式如下： ARCHITECTURE 構(gòu)造體名 OF 實體名 IS [定義語句 ] 內(nèi)部信號，常數(shù)，數(shù)據(jù)類型，函數(shù)等的定義 BEGIN [并行處理語句 ] END 構(gòu)造體名； （ 3）庫 庫是經(jīng)編譯后的數(shù)據(jù) 的集合，它存放包定義、實體定義、構(gòu)造定義和配置定義。如下只對基本設(shè)計單元做了詳細(xì)介紹。但這些硬件描述語言差異很大，各自只能在自己的特定設(shè)計環(huán)境中使用，這給設(shè)計者之間的相互交流帶來了極大的困難。這個數(shù)據(jù)流也允許用戶檢查 這塊主板是否工作在合適的狀態(tài)。 提供大多數(shù) CPU 的高速并行接口，支持帶驅(qū)動的 NIOSⅡ ， 支持可編程I/O 和 DMA。 多種可編程模擬輸入格式： Comosite video(CVBS),S_Video(Y/C)和 YPrPb 組件 。 （ 7）串口 提供 2 個串行端口：一個 RS—232 口， 1 個 PS/2 口，提供 RS—232 斷口的 DB9 連接器，提供連接 DE2 PS2 鼠標(biāo)或鍵盤的 PS/2 連接器。 （ 4） 1Mbyte 閃存（可升級至 4Mbyte） 帶有 1Mbyte NAND 閃存 ， 可支持 4MbyteSDRAM 的布線 。器件按照當(dāng)前最流行的多媒體產(chǎn)品設(shè)計來選擇。 部件的選擇取決于片上容量。 主要的設(shè)計和布線思路如下： 仔細(xì)安排器件及連接走線。 1. 可配置邏輯塊 CLB： 此處為構(gòu)成邏輯功能的主要區(qū)塊，其中是由函數(shù)式產(chǎn)生區(qū)（ function generation section）與反相器所組成 . 2. 輸入 /輸出功能塊 IOB： 第 4 頁 共 36 頁 IOB 是作為 CLB 對外界的界面（如圖 所示），每個 IOB 可規(guī)劃成輸入、輸出，或雙向。 世界知名的可編程邏輯供應(yīng)商（如 Xilinx、 Altera 和 Actel）可以為客戶提供各具特色的 FPGA 產(chǎn)品。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路 (ASIC)芯片，而且希望 ASIC 的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的 ASIC 芯片，并且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件 (FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列 (FPGA)和復(fù)雜可編程邏輯器件 (CPLD)。 第 3 頁 共 36 頁 2 FPGA 及 DE2 板介紹 FPGA簡介 概述 當(dāng)今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。在本設(shè)計中我們用 VHDL 語言分別編寫采集電路每一路的 分頻模塊，計數(shù)模塊，測頻控制信號發(fā)生模塊，鎖存模塊，譯碼顯示模塊的程序，并能在軟件 MAX+PLUSⅡ 下仿真結(jié)果正確。 基于 DE2 板的脈沖信號采集電路利用可編程芯片 （ CYCLONEⅡ 2C35） 的可編程系統(tǒng)，通過采集四路脈沖信號可以避免由于實際的硬件設(shè)計用到的器件較多，連線復(fù)雜，而且產(chǎn)生比較大的延時，造成測量誤差，可靠性差等弊端 ?；?EDA 技術(shù)的設(shè)計方法為 “自頂向下 ”設(shè)計 ,其步驟是采用可完全獨立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語言 ,在系統(tǒng)的基本功能或行為層次的仿真技術(shù) ,在確保設(shè)計的可行性與正確性的前提下 ,完成功能確認(rèn)。使得硬件的設(shè)計可以如軟件設(shè)計一樣方便快捷 ,從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機構(gòu)成的數(shù)字系統(tǒng)的設(shè)計方法、設(shè)計過程及設(shè)計觀念 ,使電子設(shè)計的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。采用通常的采集方法都無法同時滿足低頻率和高頻率的測量精度要求，而且需要大量的硬件電路的搭配。在測量過程中，地面系統(tǒng)需要 掛接一些測井儀器，這就涉及到對脈沖信號的采集與處理問題。第 1 頁 共 36 頁 1 緒論 選題背景 及意義 在石油勘探過程中為了解井下的情況我們要通過測井儀器把井下信息傳送的地面，在實際的測井中我們一般采用放射性測井。由于輸出的脈沖信號和輻射粒子的能量成正比例關(guān)系，測量這些脈沖的幅度，就可以知道輻射粒子的能譜，井下不同深度的放射形輻射強度，因此脈沖幅度的測量技術(shù)在核輻射勘探中是一個重要問題。 由于被采集信號頻率的范圍不同，要求精度也不同?？删幊唐骷淖畲筇攸c是可通過軟件編程對其器件的結(jié)構(gòu)和工作方式進行重構(gòu) ,能隨時進行設(shè)計調(diào)整而滿足產(chǎn)品升級。同時 ,這種基于可編程芯片的設(shè)計大大減少了系統(tǒng)芯片第 2 頁 共 36 頁 的數(shù)量 ,縮小了系統(tǒng)的體積 ,提高了系統(tǒng)的可靠性。使電路系統(tǒng)體積大大減小 ,可靠性得到提高。 設(shè)計目標(biāo) 由上所述中我們知道許多測井儀器，如：自然伽馬測井儀采集的信號大都是脈沖信號，這些脈沖信號的頻率一般在 50HZ左右，這樣我們每路采集電路只要設(shè)計，兩個十進制計數(shù)器，一個鎖存器 ，兩位數(shù)碼管顯示 即可滿足設(shè)計要求。 3）利用 DE II 板的硬件資源采集即用 DEII 板上的按鍵和數(shù)碼管模擬和顯示四路脈沖頻率值。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。事實上 FPGA 已成為一類標(biāo)準(zhǔn)器件。 FPGA 基本結(jié)構(gòu) FPGA 的內(nèi)部結(jié)構(gòu) 主要可分為三個部分：可配置邏輯塊 CLB（ configurable logic block）、輸入輸出功能塊 IOB（ I/O block）和可編程連線資源 IR（ interconnect resource）。 DE2板介紹 DEⅡ 開發(fā)板 簡介 DEⅡ 開發(fā)板是 ALTERA 公司開發(fā)的基于 FPGA 測試開發(fā)板， DEⅡ 開發(fā)板使用了與大批量生產(chǎn)的高端產(chǎn)品（如最高 QC 標(biāo)準(zhǔn)的高密度 PC 主板和汽車 infotainment系統(tǒng)）相一致的嚴(yán)格設(shè)計與布線準(zhǔn)則。跳線易出錯而且為不隨時攜帶手冊的用戶帶來不便。 DEⅡ 開發(fā)板特性 DEⅡ 開發(fā)板為用戶提 供了用于多媒體開發(fā)的多種特性。 （ 3） 8Mbyte SDRAM 單數(shù)據(jù)速率同步動態(tài) RAM 存儲芯 ， 1M*4*16 位 ，支持 NIOSⅡ 和 Terasic 高速多端RAM 控制器。 （ 6） 時鐘輸入 帶有一個 50Mhz晶振 ， 一個 27Mhz晶振 ， 帶有一個 SMA 外部時鐘輸入 。 （ 10） NTSC/PAL電視編碼電路 使用 ADI718B 多格式 SDTV視頻編碼器 支持 NTSC——（ M， J， 4， 43）， PAL——（ B/D/G/H/I/M/N）， SECAM 集成了 3 個 54MHz,9 位 AD， 由單個 27MHz晶振輸入提供時鐘 。 USB 主從控制器完全兼容 USB Spec 版本 ， 支持全速和低速數(shù)據(jù)傳輸 ， 支持USB 主從模式 ， 支持 2 個 USB 端口（一個是 A 類用于主設(shè)備，一個是 B 類用于 DE2上的設(shè)備） 。 （ 14） DEⅡ 主板有一個預(yù)加載數(shù)據(jù)流來顯示這塊主板的一些特性。為了提高開發(fā)的效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)周期，各 ASIC 研制和生產(chǎn)廠家相繼開發(fā)了具有自己特色的電路硬件描述語言（ Hardware Description Language，簡稱HDL）。 VHDL 的基本結(jié)構(gòu) VHDL 語言通常包含實體 (Entity)，構(gòu)造體 (Architecture)，配置 (Configuration)，包集合 (Package)，和庫 (Library)五部分 .其中實體用于描述所設(shè)計的系統(tǒng)的外部接口信號；構(gòu)造體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；建立輸入和輸出之間的關(guān)系；配置語句安裝具體元件到實體 —結(jié)構(gòu)體對，可以被看作是設(shè)計的零件清單；包集合存放各個設(shè)計模塊共享的數(shù)據(jù)類型、常數(shù)和子程序等；庫是專門存放預(yù)編譯程序包的地方。 （ 2） 構(gòu)造體 構(gòu)造體是實體的一個重要部分，每一個實體都有一個或一個以上的構(gòu)造體。 （ 4） 包 通常在一個實體中對數(shù)據(jù)類型、常量等進行的說明只可以在一個實體中使用，為使這些說明可以在其它實體中使用， VHDL 提供了程序包結(jié)構(gòu)，包中羅列 VHDL中用到的信號定義、常數(shù)定義、數(shù)據(jù)類型、元件語句