【正文】 個(gè) “四選一 ”數(shù)據(jù)選擇器，和譯碼顯示模塊組成。鎖存信號(hào)之后，清零信號(hào) CLRJSH 對(duì)計(jì)數(shù)器進(jìn)行清零。電路原理圖如下： 頂層 文件程序： LIBRARY IEEE。 ARCHITECTURE struc OF clock IS COMPONENT JSH10 PORT(CLK:IN STD_LOGIC。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 SIGNAL CO:STD_LOGIC。 以上程序經(jīng)綜合仿真后，結(jié)果符合設(shè)計(jì)要求，整個(gè) 脈沖 信號(hào)采集系統(tǒng)設(shè)計(jì)完成后，原來(lái)需要很多芯片組成的電 路，現(xiàn)在只要一塊可編程芯片就可以完成了。 ENTITY clk_div50m IS PORT(clk:IN STD_LOGIC。 else q_tmp=q_tmp+1。139。詳細(xì)分析如下： ① 計(jì)數(shù)模塊的個(gè)位（ SEC）可以用 1 個(gè)十進(jìn)制計(jì)數(shù)器表示。 ENA:IN STD_LOGIC。 ELSIF CLK39。 第 23 頁(yè) 共 36 頁(yè) END IF。 END PROCESS。 CLR_JSH:OUT STD_LOGIC。 END IF。 ELSE CLR_JSH=39。 USE 。 THEN DOUT=DIN。 七段數(shù)碼管的顯示結(jié)構(gòu)如圖所示 ： 第 27 頁(yè) 共 36 頁(yè) 圖 七段數(shù)碼管的顯示結(jié)構(gòu)圖 下面由圖來(lái)詳細(xì)的分析如何將 0， 1， 2， 3， 4， 5， 6， 7， 8， 9 這十個(gè)數(shù)用 高低電平的方法在數(shù)碼管上顯示出來(lái)。 ARCHITECTURE rt1 OF LED7 IS BEGIN PROCESS(SIN) BEGIN CASE SIN IS WHEN 0000=DOUT=0111111。 WHEN 1000=DOUT=1111111。從 上仿真圖可以看出 SEC10 數(shù)碼管被賦予值 1100110，我們?cè)?7段數(shù)碼管程序中 1100110對(duì)應(yīng)的十進(jìn)制數(shù)是 4；又 SCE數(shù)碼管被賦予值 0111111，我們?cè)?7 段數(shù)碼管程序中 0111111 對(duì)應(yīng)的十進(jìn)制數(shù)是 0，這樣我們得出仿真結(jié)果完全正確達(dá)到了設(shè)計(jì)的要求。設(shè)置鎖存器的好處是：顯示的數(shù)據(jù)穩(wěn)定。建立一個(gè)新的 WAVE EDITOR 文件（波形編輯程序），它是用于建立和編輯波形設(shè)計(jì)文件及輸入仿真向量和功能測(cè)試向量，并且我們還可以通過(guò)它查看仿真結(jié)果。 1）最普遍的問(wèn)題是輸入有誤。 基于 DE2 板的脈沖信號(hào)采集電路由按鍵控制采集四路脈沖信號(hào)，每路通道分成分頻，計(jì)數(shù)，鎖存等模塊，再經(jīng) “四選一 ”數(shù)據(jù)選擇器選擇采集通道，最后經(jīng)譯碼在數(shù)碼管上顯示各路 脈沖信號(hào)的頻率值。 結(jié)束語(yǔ) 本設(shè)計(jì)是采用 EDA 的設(shè)計(jì)手段，基于 FPGA 芯片采用 VHDL硬件描述語(yǔ)言編程實(shí)現(xiàn)脈沖信號(hào)采集電路。 （ 6）在菜單中選擇 SIMULATOR，然后開(kāi)始仿真。編譯器將檢查項(xiàng)目是否有錯(cuò)，并對(duì)項(xiàng)目進(jìn)行邏輯綜合，然后將項(xiàng)目的設(shè)計(jì)結(jié)果加載到 ALTERA 器件中，同第 33 頁(yè) 共 36 頁(yè) 時(shí)產(chǎn)生報(bào)告文件、編程文件和用于時(shí)間仿真的文件。當(dāng) JSEN高電平時(shí)允許計(jì)數(shù)，低電平時(shí)停止計(jì)數(shù)，并保持所計(jì)的數(shù)。 計(jì) 數(shù)器功能模塊 圖： 第 29 頁(yè) 共 36 頁(yè) 圖 計(jì)數(shù)器功能模塊圖 6 結(jié)果分析 仿真結(jié)果分析 頂層文件的仿真結(jié)果分析 第 30 頁(yè) 共 36 頁(yè) 圖 頂層文件的仿真圖 上圖是 頂層文件仿真圖，即由計(jì)算機(jī)模擬出 采集的 40HZ脈沖信號(hào)通過(guò)兩個(gè)十進(jìn)制計(jì)數(shù)器計(jì)數(shù)輸出 的八位數(shù)據(jù)經(jīng) 鎖存器鎖存后，從鎖存器輸出端輸出 8 位信號(hào)，高 4位輸入 7 段數(shù)碼管后通過(guò)譯碼賦予給 SEC10 顯示端。 WHEN 0110=DOUT=1111101。 DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。在參考一些資料和根據(jù)實(shí)驗(yàn)提供的條件，我在這個(gè)設(shè)計(jì)中采用 2 個(gè)七段數(shù)碼 七段顯示譯碼電路的描述：顯示模塊中數(shù)字位選的 問(wèn)題解決后就需要解決另外一個(gè)問(wèn)題了，那就是如何將程序中的數(shù)字在數(shù)碼管上有效顯示出來(lái)，即如何讓我們能一眼就看出來(lái)顯示的數(shù)字是 0， 1， 2， 3， 4， 5， 6， 7， 8， 9 這十個(gè)數(shù)字。EVENT AND SCXH=39。 END behav。 THEN CLR_JSH=39。139。 ENTITY ZPKZH IS 第 24 頁(yè) 共 36 頁(yè) PORT(CLK:IN STD_LOGIC。039。 ELSE CQ1=0000。139。 ENTITY JSH10 IS PORT(CLK:IN STD_LOGIC。 end rt1。139。139。 USE 。 U6:LED7 PORT MAP(SIN=DOUT1(3 DOWNTO 0),DOUT=SEC)。 SIGNAL DOUT1:STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT。 COMPONENT SCQ8B PORT(SCXH:IN STD_LOGIC。 SEC:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。第二步 ,將這幾 種器件共十幾塊芯片按電路設(shè)計(jì)圖連接起來(lái) ,形成頂層文件后進(jìn)行整個(gè)系統(tǒng)的綜合 ,并將整個(gè)采集通道 作為一個(gè)整體 進(jìn)行時(shí)序仿真。在停止計(jì)數(shù)期間，鎖存信號(hào) SCXH 的上跳沿將計(jì)數(shù)器在前 1S的計(jì)數(shù)結(jié)果鎖存進(jìn) 8位鎖存器 SCQ8B，由 7段譯碼器譯出并穩(wěn)定顯示。與CAE 工具的接口符合 EDIF200 和 20參數(shù)化模塊庫(kù)（ LPM）、 VerilogHDL、 VHDL及其標(biāo)準(zhǔn)工具。在使用中，可以把電路描述程序和設(shè)計(jì)電路圖變成基本的邏輯單元寫(xiě)入到可編程的芯片中（如FPGA， CPLD 芯片等），最終成為 ASIC 芯片。 綜合起來(lái)講， VHDL語(yǔ)言具有如下優(yōu)點(diǎn)： 1. 覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語(yǔ)言。 VHDL語(yǔ)言的優(yōu)點(diǎn) 傳統(tǒng)的硬件電路設(shè)計(jì)方法是采用自下而上的設(shè)計(jì)方法，即根據(jù)系統(tǒng)對(duì)硬件的要求， 詳細(xì)編制技術(shù)規(guī)格書(shū)，并畫(huà)出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書(shū)和系統(tǒng)控制流圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫(huà)出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來(lái)再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。 (3)結(jié) 構(gòu)描述方式 注重調(diào)用已有的元件、元件或門級(jí)電路之間的連線是結(jié)構(gòu)描述的特點(diǎn) ,結(jié)構(gòu)描述可以提高設(shè)計(jì)效率 . 1) 元件聲明語(yǔ)句 : 元件聲明語(yǔ)句用于調(diào)用已生成的元件 ,這些元件可能在庫(kù)中 ,也可能是預(yù)先編寫(xiě)的元件實(shí)體描述。 庫(kù)的使用： 在使用庫(kù)之前，一定要進(jìn)行庫(kù)說(shuō)明和包說(shuō)明，庫(kù)和包的說(shuō)明總是放在設(shè)計(jì)單元的前面： LIBRARY 庫(kù)名； USE LIBRARY 庫(kù)的作用范圍： 庫(kù)的作用范圍從一個(gè)實(shí)體說(shuō)明開(kāi)始到它所屬的結(jié)構(gòu)體、配置為止，當(dāng)有兩個(gè)實(shí)體時(shí)，第二個(gè)實(shí)體前要另加庫(kù)和包的說(shuō)明。于是，美國(guó)于 1981 年提出了一種新的、標(biāo)準(zhǔn)化的 HDL，稱之為 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language 簡(jiǎn)稱 VHDL。 （ 13） USB Blaster 電路和設(shè)置設(shè)備 板上內(nèi)置 USB Blaster 電路，帶有供 DE2 控制面板 API 連接的增強(qiáng)特性 ， 提供JTAG 和 AS 編程模式 ， 包括 16Mbit(EPCS16)串行設(shè)置設(shè)備 。 （ 9） XSGA DAC 輸出 使用 ADI7123 240MHz Triple 10 位高速視頻 DAC， 帶有 15 個(gè)管腳的高密度 D_sub 連接器 ， 最佳性能和品質(zhì)時(shí)支持 100Hz 刷新速率下 1600*1200 分辨率 ， 能有CycloneⅡ FPGA 實(shí)現(xiàn)高性能 TV編碼器 。 DEⅡ 區(qū)塊描述 ： （ 1） CYCLONEⅡ 2C35FPGA 有 35000 個(gè)邏輯單元 ， Fineline BGA 672 管腳封裝 ， 475 用戶自定義 IO 口 ， 有105M4K RAM 塊和 483Kbit SRAM， 有 35 個(gè)嵌入式乘法器和四個(gè)鎖相環(huán) 等 （ 2） Altera 系列配置器件（ EPCS16）和 USB Blaster 電路 第 5 頁(yè) 共 36 頁(yè) 用戶編程和用戶 API 控制的板上 USB Blaster，支持 JTAG 模式和 AS 模式， 提供EPCS16 系列配置器件 。無(wú)跳線設(shè)計(jì)提高魯幫性。目前主流的 FPGA 產(chǎn)品內(nèi)部連線一般采用分段互連結(jié)構(gòu)，并且可重復(fù)編程。它由早期的電子管、晶體 管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路 (VLSIC，幾萬(wàn)門以上 )以及許多具有特定功能的專用集成電路。 詳細(xì)論述了用 VHDL 語(yǔ)言設(shè)計(jì)脈沖采集電路的分頻模塊，計(jì)數(shù)模塊，測(cè)頻控制信號(hào)發(fā)生器模塊，鎖存模塊，譯碼顯示模塊，完成了對(duì)該新型脈沖采集電路的設(shè)計(jì)。既定的系統(tǒng)功能 ,在設(shè)計(jì)過(guò)程中 ,可根據(jù)需 要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式 ,借助于大規(guī)模集成的 FPGA 和高效的設(shè)計(jì)軟件 ,用戶不僅可通過(guò)直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能 ,而且由于管腳定義的靈活性 ,大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度。因此，對(duì)脈沖信號(hào)的采集與處理是很常見(jiàn)的，也是很重要的。來(lái)自測(cè)井儀器的信號(hào)有三種：模擬，脈沖和編碼數(shù)字信號(hào)。 隨著 EDA 技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計(jì)技術(shù)和工具發(fā)生了深刻的變化，大規(guī)?？删幊踢壿嬈骷?FPGA 的出現(xiàn)，給設(shè)計(jì)人員帶來(lái)了諸多方便，利用其開(kāi)發(fā)產(chǎn)品，成本低，周期短，可靠性高。然 后利用 EDA 工具的邏輯綜合功能 ,把功能描述轉(zhuǎn)換為某一具體目標(biāo)芯片的網(wǎng)表文件 ,經(jīng)編程器下載到可編程目標(biāo)芯片中 (如 FPGA 芯片 )本設(shè)計(jì)選擇 DE2 開(kāi)發(fā)測(cè)試板 ,使該芯片能夠?qū)崿F(xiàn)設(shè)計(jì)要求的功能。該采集電路能實(shí)現(xiàn)的功能 具體要求： 1）能采集四路頻率為 40HZ的脈沖信號(hào)。 FPGA 是一種可以由用戶自定義并 進(jìn)行配置的高密度專用集成電路。 3. 可編程連線資源 IR（ interconnect resource） 可編程連線資源 IR 是使 IOB與