位16階線性fir濾波器eda課程設(shè)計(jì)(編輯修改稿)
2025-02-12 07:43 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 ed (15 downto 0)。 Dout :out signed(15 downto 0))。END sub。ARCHITECTURE a of sub isSIGNAL s1: signed(15 downto 0)。BEGIN s1=(Din1(13)amp。Din1(13)amp。Din1)。PROCESS(Din1,Din2,clk)BEGINif clk39。event and clk=39。139。 thenDout=Din2s1。end if。end process。end a。 減法器的模塊圖與仿真波形圖217減法器的模塊圖圖218減法器的波形仿 乘法器 乘法器要求實(shí)現(xiàn)的功能實(shí)現(xiàn)輸入帶符號(hào)數(shù)據(jù)與固定數(shù)據(jù)兩個(gè)二進(jìn)制數(shù)的乘法運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 乘法器的VHDL語(yǔ)言實(shí)現(xiàn)LIBRARY ieee。USE 。USE 。ENTITY mult isPORT( clk : IN STD_LOGIC。 Din : IN SIGNED (8 DOWNTO 0)。 Dout : OUT SIGNED (12 DOWNTO 0))。END mult。ARCHITECTURE a OF mult ISSIGNAL s1 : SIGNED (12 DOWNTO 0)。SIGNAL s2 : SIGNED (9 DOWNTO 0)。SIGNAL s3 : SIGNED (12 DOWNTO 0)。BEGINP1:process(Din)BEGINs1(12 DOWNTO 4)=Din。s1( 3 DOWNTO 0)=0000。s2(9 DOWNTO 1)=Din。s2(0)=39。039。if Din(8)=39。039。 then s3=(39。039。amp。s1(12 downto 1))+(0000amp。s2(9 DOWNTO 1))。else s3=(39。139。amp。s1(12 downto 1))+(1111amp。s2(9 DOWNTO 1))。end if。end process。P2: PROCESS(clk)BEGINif clk39。event and clk=39。139。 thenDout=s3。end if。END PROCESS。END a。 乘法器的模塊圖與仿真波形圖219乘法器的模塊圖圖220乘法器的仿真波形 頂層文件頂層模塊的VHDL實(shí)現(xiàn)如下：LIBRARY IEEE。USE 。LIBRARY work。ENTITY qaz ISPORT(clk:IN STD_LOGIC。 clear: IN STD_LOGIC。 Din: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Dout: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END qaz。ARCHITECTURE ART OF qaz IS元件定義12位有符號(hào)數(shù)與13位有符號(hào)數(shù)相加的全加器COMPONENT adder121313 PORT(clk:IN STD_LOGIC。 Din1:IN STD_LOGIC_VECTOR(11 DOWNTO 0)。 Din2:IN STD_LOGIC_VECTOR(12 DOWNTO 0)。 Dout:OUT STD_LOGIC_VECTOR(12 DOWNTO 0))。END COMPONENT。8位寄存器COMPONENT register8 PORT(clk:IN STD_LOGIC。 clear: IN STD_LOGIC。 Din: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Dout: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END COMPONENT。8位有符號(hào)數(shù)與9位有符號(hào)數(shù)相加的全加器COMPONENT adder889 PORT(clk:IN STD_LOGIC。 Din1: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Din2: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。
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