【文章內容簡介】 計發(fā)生了根本性變革，使得一切設計仿真測試工作能夠在個人電腦和開發(fā)平臺(EDA 工具)的支持下通過模擬仿真的形式通過。FPGA 作為一個比較新的領域，在最近幾年中有很大的發(fā)展和進步。各個廠家的 FPGA 不斷推陳出新，工藝越來越高、速度越來越快、功能越來越多，價格卻越來越便宜。各種依靠FPGA 技術設計的芯片已在信號糾錯,總線接口,高速數(shù)據(jù)采集,通信領域編解碼,嵌入式系統(tǒng),數(shù)字圖象處理,數(shù)字信號處理得到了廣泛的應用。隨著 FPGA 成本的進一步降低和規(guī)模的增加，在未來幾年中 FPGA 應該有更加寬廣的應用領域。上海理工大學畢業(yè)設計（論文）7第二章 卷積碼的編碼研究 卷積編碼的基本原理以下圖 211 的（2，1，2）卷積編碼器為例來分析卷積碼的編碼原理和編碼方法。（2，1，2）卷積編碼器是由 2 個移位寄存器，2 個模 2 加法器和開關電路組成。在編碼前，對每一級的移位寄存器進行清零，每輸入一個信息碼元，將會輸出 C1,C2各一次，即 1比特的信息輸入將有 2 比特的信息輸出。其中輸入與輸出之間的編碼關系可用下面的式子表示出來：C1=S1 S2 S3?C2=S1 S3S1是當前的輸入的信息位，S 2, S3是移位存儲器前兩個信息位。輸出信息的順序是信息位在前，監(jiān)督位在后，即輸出的碼元以“信息位,監(jiān)督位,信息位,監(jiān)督位,監(jiān)督位,信息位,監(jiān)督位，………………… , 信息位,監(jiān)督位,監(jiān)督位”的形式表示。本人在初始編碼時，每一級的移位寄存器的狀態(tài)全部清零，輸入 1101000 此時編碼器輸出狀態(tài)如下表 211 表示：圖 211 原理框圖可編程器件實現(xiàn)卷積編碼和譯碼的初步實現(xiàn)8經(jīng)過(2,1,2)卷積編碼器的編碼后輸出的信號碼元將會是“11，01，01，00，10，11，00” 卷積碼的生成矩陣卷積碼是線性碼，因此它完全可以由生成矩陣和校驗矩陣來確定。以比較簡單的（2，1，2）卷積碼編碼器為例闡述生成矩陣的規(guī)律,見圖 224。輸出碼元可以用下面的表達式來表示： Cj1 = mj mj1 mj2?Cj2 = mj mj2輸入信息位是(m 0,m1,m2,………mj……)，輸出位 C0,C1,C2,C3,C4可以用下面形式表示出來 C0： C01=m0 C1: C11=m0 m1 C2: C21 =m0 m1 m2?C02=m0 C12 =m1 C22 =m0 m2輸入(S 1) 1 1 0 1 0 0 0S2 0 1 1 1 0 0 0S3 0 0 1 0 1 1 0c1 1 0 0 0 1 1 0c2 1 1 1 0 0 1 0表 211 輸入輸出狀態(tài)列表mj mj1mj2圖 224 生成矩陣上海理工大學畢業(yè)設計（論文）9C3: C31=m1 m2 m3 C4: C41=m2 m3 m4??C32=m1 m3 C42=m2 m4輸出碼元(C 01,C02,C11,C12,C21, C22,C31,C32,C41,C42, ………) 用矩陣形式表示： [C01,C02,C11,C12,C21,C22,C31,C32,C41,C42, ………]=[m0,m1,m2,m3,m4,………] [ ]由卷積碼生成矩陣定義可得(2,1,2)卷積碼的生成矩陣是：11 10 11 00 00 …00 11 10 11 00 …00 00 11 10 11 …00 00 00 11 10 …從生成矩陣可以找出以下規(guī)律： 2 位（一個子碼的長度）得到，第三行是由第二行右移 2 位得到，依次類推。 6 個數(shù)字外，以后的數(shù)字全部是‘0’，這前 6 個數(shù)字組成基本生成矩陣，如果基本生成矩陣給定的話，就有可能得到整個編碼序列。 卷積編碼的 FPGA 實現(xiàn) MAX+PLUSSII 應用簡介(1)MAX+PLUSSII 概述Max+plusⅡ是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境，Altera 是世界上最大可編程邏輯器件的供應商之一。Max+plusⅡ界面友好，使用便捷，被譽為業(yè)界最易用易學的 EDA軟件。在 Max+plusⅡ上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。Max+plusⅡ開發(fā)系統(tǒng)的特點①開放的界面11 10 11 00 00 ….00 11 10 11 00 …00 00 11 10 11 …00 00 00 11 10 …[ ]可編程器件實現(xiàn)卷積編碼和譯碼的初步實現(xiàn)10Max+plusⅡ支持與 Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic 和其它公司所提供的 EDA 工具接口。②與結構無關Max+plusⅡ系統(tǒng)的核心 Complier 支持 Altera 公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結構無關的可編程邏輯設計環(huán)境。③完全集成化Max+plusⅡ的設計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調試、縮短開發(fā)周期。④豐富的設計庫Max+plusⅡ提供豐富的庫單元供設計者調用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（MacroFunction）以及新型的參數(shù)化的兆功能（MageFunction）。⑤模塊化工具設計人員可以從各種設計輸入、處理和較驗選項中進行選擇從而使設計環(huán)境用戶化。⑥硬件描述語言（HDL）Max+plusⅡ軟件支持各種 HDL 設計輸入選項，包括 VHDL、Verilog HDL 和 Altera 自己的硬件描述語言 AHDL。⑦Opencore 特征Max+plusⅡ軟件具有開放核的特點，允許設計人員添加自己認為有價值的宏函數(shù)。（2）設計流程：使用 Max+plusⅡ軟件設計流程由以下幾部分組成。如圖 231 所示。設計輸入：可以采用原理圖輸入、HDL 語言描述、EDIF 網(wǎng)表輸入及波形輸入等幾種方式。編譯：先根據(jù)設計要求設定編譯參數(shù)和編譯策略，件的如器選擇、邏輯綜合方式的選擇等。然后根據(jù)設定的參數(shù)和策略對設計項目進行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報告文件、延時信息文件及編程文件，供分析仿真和編程使用。仿真：仿真包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗證設計項目的邏輯功能是否正確。編程與驗證：用經(jīng)過仿真確認后的編程文件通過編程器（Programmer）將設計下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。上海理工大學畢業(yè)設計（論文）11在設計過程中，如果出現(xiàn)錯誤，則需重新回到設計輸入階段，改正錯誤或調整電路后重復上述過程。圖 232 是 Max+plusⅡ編譯設計主控界面，它顯示了 Max+plusⅡ自動設計的各主要處理環(huán)節(jié)和設計流程，包括設計輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取、編程文件匯編（裝配）以及編程下載 9 個步驟。圖 232 編譯主控界面圖 231 開發(fā)流程可編程器件實現(xiàn)卷積編碼和譯碼的初步實現(xiàn)12 基于 MAX+PLUSSII 平臺實現(xiàn)卷積碼編碼仍以（2，1，2）卷積碼編碼器為例來描述卷積碼編碼譯碼的 FPGA 實現(xiàn)。整個 FPGA 的電路搭建和仿真模擬都是在 MAX+PLUSSII 的平臺上來完成的。（2，1，2）的卷積編碼譯碼器實現(xiàn)起來較為簡單和方便，同時它的應用也很廣泛，在查閱了很多的相關資料后發(fā)現(xiàn)（2，1，2）卷積碼編碼譯碼器在水下無線通信傳輸系統(tǒng)和衛(wèi)星通信領領域應用最為普遍。（1） 編碼器的 FPGA 實現(xiàn)過程分析（2，1，2）卷積編碼器是在一個碼元輸入后將會有兩個碼元輸出，我們根據(jù)上面提到的編碼表示方法中的狀態(tài)圖可以把卷積碼的編碼器看作是一個簡單的狀態(tài)機。假設某個時刻編碼器的狀態(tài)為 10，即狀態(tài) c,在輸入端，如果輸入的信息序列是 0，則下一時刻編碼器的狀態(tài)是 a,對應的輸出為 11；如果輸入信息序列為 1，則下一時刻編碼器狀態(tài)為 b,對應的輸出為 00。根據(jù)各個狀態(tài)之間的關系可以得出狀態(tài)轉移圖，用寄存器保存對應的狀態(tài)。我們也可以根據(jù)輸入與輸出之間的簡單模 2 加的關系來實現(xiàn)編碼過程，這里提到的狀態(tài)機是對于輸入輸出較為復雜的情況時效率要高，本人采用的是根據(jù)輸入輸出之間的關系的方法來實現(xiàn)編碼的。每位信息碼元送入編碼模塊后，編碼模塊立即進行編碼，編碼結束后保存新的狀態(tài)變量，同時得到并行輸出的碼元，（2，1，2）卷積編碼器的編碼效率 R=1/2,表明如果僅僅用一個時鐘的話，編碼的輸入和輸出不能同步起來，在設計的過程中，加上一個分頻模塊，達到編碼器的輸出控制時鐘是輸入控制時鐘頻率的 2 倍的效果?？紤]到現(xiàn)在得到的是并行輸出的數(shù)據(jù)，需要加入一個并串轉換模塊來保證碼元串行輸出，這個模塊可以用移位寄存器來實現(xiàn)，也可以根據(jù)具體的卷積碼來選擇合適的電路實現(xiàn)并串轉換功能。（2） 編碼器的原理圖一般卷積編碼器原理框圖見圖 233 串并轉換模塊編碼模塊并串轉換模塊上海理工大學畢業(yè)設計（論文）13卷積碼編碼器主要由移位寄存器構成，輸入數(shù)據(jù)經(jīng)串并變換器后形成 k bit 一幀的并行數(shù)據(jù)送到編碼模塊中去，這里的編碼模塊是線性邏輯單元和移位寄存器，每讀入一個新的數(shù)據(jù)幀，舊的數(shù)據(jù)幀就向右移一幀，編碼模塊根據(jù)當前輸入的數(shù)據(jù)幀和存放在數(shù)據(jù)幀寄存器中以前消息數(shù)據(jù)進行線性邏輯運算后得到 n （bit）的編碼輸出，再經(jīng)過并串模塊轉換成串行輸出的數(shù)據(jù)。串并轉換模塊是把串行輸入的數(shù)據(jù)轉換成并行輸出的數(shù)據(jù)輸入到編碼模塊中，由于我設計的是（2，1，2）卷積編碼器，這里 k=1，因此這一個串并轉換的模塊在整個編碼器中就不需要考慮，信息碼元可以直接輸入到編碼模塊中去。編碼模塊是由 D 觸發(fā)器組成的移位寄存器和異或門組成，D 觸發(fā)器在上升沿到來時是有效的，其他輸入端的信息詳見狀態(tài)表 231表 231 （Qo*： level of Q before Clock pulse）Inputs OutputCLRN PRN ENA D CLK QL H X X X LH L X X X H