verilog硬件描述語言與數字邏輯電路設計選題(編輯修改稿)
2025-02-03 23:04 本頁面
【文章內容簡介】 N1又被移出寄存器，數據 N2被移到 B0位置。這樣，經過 8次部分積相加位的操作，完成 1次乘法運算，乘數 N恰好被移出寄存器 B，寄存器 B中保存的就是運算積的低 8位數據。移位相加的次數應用一個計數器來控制，每移位一次，計數器計一個數。當計數器計得 8個數時，發(fā)出一個信號，使電路停止操作，并輸出運算結果（流程圖是按減法計數器設計的，也可使用加法計數器）。 累加器 B寄存器 加法器 控制器 Y寄存器 C計數器 乘數 N 積 P 被乘數 M 開始 累加器 A清除 ， 寄存器 B置乘數 N 寄存器 Y置被乘數 M 計數器 C置數字 8 A與 Y. B0相加送 A， 計數器 C減 1 ， B分別右移 1位 ， A0移到 B7。 運算結束 ， 輸出積 P C=0 ？ YES NO （ A） 電路框圖 （ B） 簡單流程圖 乘法器的電路框圖和流程圖 ? 2． 設計提示 ▲ 因受輸出輸入端口的限制 ， 乘數和被乘數需分兩拍依次送人 ， 輸出的高 8 位和低 8位也可分兩拍顯示 。 ▲ 加法器可使用宏 ， 一個 8位加法器將占有 8個 GLB， 而一 4位加法器宏只占 2個 GLB， 因此在不考慮運算速度的情況下 ，宜采用 2個 4 位的加法器 。 ▲ 累加器在執(zhí)行右移功能時 ， 可采用下圖電路 ， 這樣不僅可以節(jié)省資源 ， 還因為相加和移位操作在同一拍進行 ， 提高了運算速度 。 A7 A6 A5 A4 A3 A2 A1 A0 B7 加 法 運 算 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 累加器移位方式示意圖 五．量程自動轉換的數字式頻率計 ? 1． 設計要求 設計一個 3位十進制數字式頻率計 ， 其測量范圍為 1MHz。 量程分10kHz,100kHz 和 1MHz 三檔 ( 最大讀數分別為,999kHz)被測信號應是一符合 CMOS電路要求的脈沖或正弦波 。 量程自動轉換規(guī)則如下： ◆ 當讀數大于 999時 ， 頻率計處于超量程狀態(tài) 。 此時顯示器發(fā)出溢出指示 （ 最高位顯示 F， 其余各位不顯示數字 ） ， 下一次測量時 ， 量程自動增大一檔 。 ◆ 當讀數小于 000時 ， 頻率計處于欠量程狀態(tài) 。 下次測量時 ， 量程減小一檔 。 顯示方式如下： ★ 采用記憶顯示方式 ， 即計數過程中不顯示數據 ， 待計數過程結束后 ， 顯示計數結果 ， 并將此顯示結果保持到下一次計數結束 。 顯示時間應不小于 1秒 。 ★ 小數點位置隨量程變更自動移位 。 ? 2． 設計提示 ▲ 測頻原理如圖所示 ， 其中時基信號應為 、 、 和 （ 對應于 10kHz、 100kHz、 和 1MHz量程 ） 。 ▲ 每次測量時 ， 用由時基信號產生的閘門信號啟動計數器對輸入的脈沖信號計數 ， 閘門信號結束即將計數結果送入鎖存器 ， 然后將計數器清零 ， 準備下一次計數 。 ▲如被測波形不好，可以通過施密特電路整形。施密特電路可按圖 設計。 顯示電路 鎖 存 器 計 數 器 閘 門 被測信號 測頻原理 譯碼電路 整形 閘門控制信號 被測信號 閘門信號 存儲信號 顯示信號 清零信號 頻率計工作波形圖 六．游戲電路－模擬擲骰子 ? 1．設計要求 本游戲電路可供二人游戲。游戲者每按動一次按鍵可得到（ 1~6）范圍內的兩個數，并按下列規(guī)則決定勝負。 ◆第一場比賽，游戲者每人各按一次按鍵，所得二數之和為 7和 11者勝，若無人取勝，則進行第二場比賽。 ◆第二場比賽，游戲者每人各按一次按鍵，所得二數之和與第一場比賽相同者獲勝，所得二數之和為 7 或 11者負，若無人獲勝或負，則重復進行，直到出現勝者為止。 ? 2．設計提示 ▲擲骰子讀數的產生電路，可以用兩個能由 1計到 6的六進制計數器構成，并接成
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