【文章內(nèi)容簡介】 Cache，并支持二級 Cache 內(nèi)部結(jié)構(gòu)：總線接口部件 指令預取部件 指令譯碼部件 控制部件 整數(shù)部件 段部件：重定位 頁部件：固定頁面 Cache：數(shù)據(jù)與指令共用 8KB， 4路組相聯(lián) FPU：算術(shù)運算，超越函數(shù) 全 32位體系結(jié)構(gòu)：地址總線、數(shù)據(jù)總線和寄存器組 數(shù)據(jù)總線動態(tài)變換： 8/16/32位 32位微處理器 i80486（ 2） 總線接口 指令預取 指令譯碼 控制 整數(shù) 分段 分頁 Cache 浮點部件 32位微處理器 i80486（ 3） （ 2） 80486系列 80486DX＝ 80386＋ 80387＋ 8K BCache及控制器 80486SX＝ 80386＋ 8KBCache及控制器 80486SL 低功耗節(jié)能型 80486DX 能工作在 ，電源切斷電路， SMI，休眠狀態(tài) 80486SX2 時鐘倍頻技術(shù)的 80486SX 80486DX2 時鐘倍頻技術(shù)的 80486DX Intel DX4 時鐘 3倍頻技術(shù)的 80486DX ， ，時鐘頻率 100NHz,16KBCache 32位微處理器 Pentium（ 1） 3. Intel Pentium系列 （ 1） Pentium（ ）奔騰 ? ～ BiCMOS工藝， 310萬管， 273腳 PGA， 60～ 233MHz主頻，RISC與 CISC結(jié)合產(chǎn)品。 ? 超級流水線： U、 V兩條流水線， 1T執(zhí)行 2條指令，每條流水線都有 ALU、地址生成邏輯和數(shù)據(jù) Cache接口， 5級流水。 ? 高性能 FPU：浮點數(shù)運算高度流水線化， 8級流水，每 T可完成 1～ 2個浮點操作 ? 獨立的指令 Cache和數(shù)據(jù) Cache，都是 8KB，數(shù)據(jù) Cache有二個接口分別與 U、V兩條流水線相連， 2路組相聯(lián)存儲器。 ? 分支預測：提高性能到達 90MIPS 分支目標緩沖器（ BTB）的小 Cache來動態(tài)預測程序的分支操作。 ? 64位外部 DB：用于同內(nèi)存以 528MB/S（ 66MHz鐘頻）交換數(shù)據(jù)， 1個突發(fā)總線周期讀入 256位數(shù)據(jù)。 32位微處理器 Pentium（ 2） 600nmBiCMOS工藝 超級流水線 高性能 FPU 獨立指令和數(shù)據(jù) CACHE 分支預測 外部 DB64位 32位微處理器 Pentium Pro（ 1） （ 2） Pentium Pro（ ）高能奔騰 ? ～ 四層 BiCMOS工藝， 387腳 PGA， 155～ 433MHz。 ? CPU內(nèi)核：有 8KB代碼 L1 Cache＋ 8KB數(shù)據(jù) L1Cahce， 550萬管， 與 CPU同頻的 256KB L2 Cache， 1550萬管， 64位全速總線相連。 ? 5個并行處理單元：整數(shù)（ 2）、存儲（ 1）、裝載（ 1）、浮點（ 1）。 ? CISC指令 RISC化：將指令分解為微操作 ? 亂序執(zhí)行（ Out of order execution ）： CPU允許指令不按程序順序 發(fā)給處理單元，能提前的立即分發(fā)執(zhí)行，然后重排單元將結(jié)果按指令順序重排， CPU內(nèi)電路滿負荷，提高其運行速度 ? 動態(tài)分支預測和推測執(zhí)行 (dynamic branch prediction， speculative exec.) ? 3路超標量結(jié)構(gòu)和 14級流水線結(jié)構(gòu)：提高并行處理能力 32位微處理器 Pentium Pro（ 2） 32位微處理器 Pentium MMX （ 3） Pentium MMX（ Multimedia extension）（ ）多能奔騰 ? ， 450萬管， 160～ 233MHz， 4種新的數(shù)據(jù)類型， 8個 64位寄存器和 57條新指令，對 IA32指令系統(tǒng)擴展（浮點寄存器 別名映象）， A/V，圖形圖象處理，多媒體及通信。 ? 新數(shù)據(jù)類型：緊縮的字節(jié)、字、雙字和四字的 64位數(shù)據(jù)放在 8個 64位 寄存器 , 采用 SIMD技術(shù)單指令處理多個數(shù)據(jù) ? 飽和運算： 環(huán)繞處理： F000H+4000H=3000H 溢出截斷，低位返回，進位丟失 飽和運算： F000H+4000H=FFFFH 溢出結(jié)果截至數(shù)據(jù)類型最大 /小位 適用于圖形等多媒體處理 ? 積和運算：矢量點積和矩陣乘法是 A/V和圖象數(shù)據(jù)基本運算 指令： PMADDWD積和運算指令用于壓縮 /解壓 ? SIMD技術(shù)：與緊縮數(shù)據(jù)類型配合提高性能 32位微處理器 Pentium II （ 4） Pentium II（ ） AMD K62 ， 750萬管， 233～ 450MHz PII=Pentium Pro + Pentium MMX 兩級 Cache： L1為 16KB＋ 16KB， L2為 512KB，移到片外，運行頻率為 CPU核心 頻率一半， 64位高速總線。除掉 L2 Cache即為 Celeron（賽揚）處理器， 浮點與 PII持平，后加入高速 128KB Cache。 動態(tài)執(zhí)行 多分支預測：預測程序流向，加速處理器的工作流程。 數(shù)據(jù)流分析：分析指令流數(shù)據(jù)依賴關系，優(yōu)化指令執(zhí)行排序。 推測執(zhí)行：并行推測執(zhí)行指令，使執(zhí)行單元始終處于運行狀態(tài)。 雙重獨立總線結(jié)構(gòu) DIB L2 Cache總線（ L2 Cache與 CPU專用總線）和系統(tǒng)總線（用于 Mem.） 可提供 3倍于單一總線結(jié)構(gòu)處理器的帶寬性能。 單邊接觸盒（ SEC）封裝 CPU和 L2 Cache→SEC →Slot1 → 主板 雙 64位后端總線 非 PGA 242觸點 32位微處理器 Pentium III （ 5） Pentium III（ ） AMD K7Athlon ? ， 950萬管， 70條 SSE（ Streaming SIMD Extensions）指令： 用于語言識別、實時壓縮、三位圖象處理、 A/V處理。 ? L1 Cache： 16KB指令 Cache和 16KB數(shù)據(jù) Cache； L2 Cache： 512KB，為 CPU核心速度的一半。 ? 8x128bit單精度寄存器：同時處理 4個單精度（ 4x32位）浮點