[工學]第8講常用組合邏輯功能器件(編輯修改稿)
2024-11-09 13:35 本頁面
【文章內容簡介】 A( 4 位全加器)A31B3A2B2A1B1A0B01 1 1D3D2D1D0C3C－ 1“ 1 ” 二 —十進制 (BCD碼 )加法器 BCD碼加法器能滿足機器直接采用十進制運算 ， 并以十進制形式輸出運算結果的需要 。 下面介紹用 4位全加器構成的一位 8421BCD碼加法器 。例如 ， 有兩個 8421碼 A3A2A1A0和 B3B2B1B0相加 。 由于 4位二進制數(shù)相加是逢十六進一 ， 而 8421碼相加是逢十進一 ，故用 4位全加器構成 8421碼加法器時 ， 必須解決一個 “ 如何使逢十六進一變成逢十進一 ” 的問題 ， 也即當加法器的和數(shù) Si超過 9時 ， 應使 Si加 6， 強迫加法器進位 ， 以此達到逢十進一的目的 。 為此要設計一個 “ 過 9加 6”的校正電路 。 Si超過 9的情況有兩種： ① 和數(shù) S3S2S1S0在 1010~1111(10~15)的范圍內時：最小項 m10~m15為 1， 用卡諾圖化簡可得邏輯表達式為F′=S3S2S3S1,如圖 。 ② 和數(shù) S3S2S1S0≥10000(16)時： 全加器的最高位 C3=1， 產生進位 。 故可得滿足加法器進位條件的邏輯表達式為 F=S3S2+S3S1+C3 當用與非門實現(xiàn)時： 3 2 3 1 1F S S S S C? 在圖 ， A與 B并行輸入到第一個 4位全加器中 ，進行 A+B的運算： ① 當 A+B的和數(shù) S3S2S1S01001(即 9)時： 過 9加 6電路輸出 F為 0，使 B’3 B’2 B’1 B’0=0000。再將 A’i=Si與 B’i=0并行輸入到第二個 4位全加器中，進行 Si+0的運算，最后輸出為 S ’ i=Si。 圖 Si過 9化簡 00 01 11 10 S 1 S 0 S 3 S 2 00 01 1 1 1 1 1 1 11 10 S 3 S 2 S 3 S 1 圖 一位 8421碼加法器 4 位 全加器 ( Ⅱ )A339。 A239。 A139。 A039。 B339。 B239。 B139。 B039。amp。amp。4 位 全加器 ( Ⅰ )C3A3A2A1A0B3B2B1B0amp。amp。C－ 1C－ 1S339。 S239。 S139。 S039。加 6 F接高位C－ 1端過9 S3S2S1S0 ② 當 A+B的和數(shù) S3S2S1S0≥1010(即 ≥10)時：過 9加 6電路輸出 F為 1， 使 B’3 B’2 B’1 B’0=0110。 再將A’i=Si與 B’i=6并行輸入到第二個 4位全加器中 ， 進行 Si加 6的運算 ， 強迫加法器輸出 S’3 S’2 S’1 S’0=0000，并由 F端向高位發(fā)出進位信號 1。 可見 ， 該電路能實現(xiàn)8421碼加法運算 。 編碼器 編碼器 (Encoder) 在 0和 1按一定的規(guī)律編排在一起 ， 編成不同的 “ 代碼 ” ， 并賦予每個代碼以固定的含意 。 本節(jié)將介紹能實現(xiàn)編碼功能的編碼器 。 我們已經知道 ， 一位二進制代碼可以表示兩個信號 ， n位二進制代碼可以表示 2n個不同的信號 。 故對于N個輸入信號的編碼 ， 可由 2n≥N來確定輸出二進制編碼的位數(shù) n。 當 N=2n時 ， 稱為 “ 全編碼 ” ；當 N2n時 ，稱為 “ 部分編碼 ” 。 將一般的信號編成二進制代碼的電路稱為二進制編碼器 。 例 0、 …、 7這 8個十進制數(shù)編成二進制代碼 。 第一步 ， 確定二進制代碼的位數(shù) n。 因為 23=8， 故取 n=3， 即這是一個 3位二進制編碼器 ，有 8個輸入端 ， 3個輸出端 。 第二步 ， 列編碼器真值表 (簡稱編碼表 )。 假設 8個輸入端分別用撥碼盤開關 S7,S6,...,S0來控制 ，代表 7~0這 8個數(shù)； 3個輸出端用 A、 B、 C來表示 ， 則可列出這 8個數(shù)與代碼之間對應關系的編碼表 ， 如表 所示 。 表 二進制編碼表 第三步 ， 由編碼表列出該二進制編碼器每一位的邏輯表達式 。 A=S4+S5+S6+S7 B=S2S3+S6+S7 C=S1+S3+S5+S7
教學課件相關推薦
鄂ICP備17016276號-1