江蘇大學(xué)數(shù)字邏輯課程設(shè)計數(shù)字時鐘(編輯修改稿)
2025-07-10 05:35 本頁面
【文章內(nèi)容簡介】 . 0]m in0[ 7. . 0]s in1knaoz hongins t 27hz 512c lkhz 4hz 4csbhz 64hz 1hz 4hz 64hz 512hz1js [ 7. . 4]cshz 64hz 64c lkjh[ 7. . 0]jm [ 7. . 0]js [ 7. . 0]s eg[ 6. . 0]s el[ 2. . 0]bjs [ 7. . 4]js [ 3. . 0]a1jha[ 7. . 0]jm a[ 7. . 0]jhb[ 7. . 0]jm b[ 7. . 0]jh[ 7. . 0]jm [ 7. . 0]jha[ 3. . 0]jha[ 7. . 4]jm a[ 7. . 4]jhb[ 3. . 0]jhb[ 7. . 4]jm b[ 3. . 0]jm b[ 7. . 4]jm a[ 7. . 4]jm a[ 3. . 0]a1cb1a2cb2b1hz512jha[ 7. . 0]jhb[ 7. . 0]jm b[ 7. . 0]cjm a[ 3. . 0]a2 b2jm a[ 7. . 0]js [ 3. . 0] 圖一：頂層圖 （ 2）代碼 ： 時計數(shù)器： 模塊圖如圖 。 24進制無進位計數(shù)器，當計數(shù)信號計到 23后再檢測到計數(shù)信號時會自動歸零。帶清零， clk 輸入為分秒進位相與 的結(jié)果。 qh為十位， ql 為個位。 library ieee。 use 。 use 。 entity t24 is 3 port(clk:in std_logic。 qh,ql:out std_logic_vector(3 downto 0)。 tc:out std_logic)。 end t24。 architecture one of t24 is begin process(clk) variable iql,iqh:std_logic_vector(3 downto 0):=0000。 begin if clk39。event and clk=39。139。 then iql:=iql+1。 if iql=1010 then iqh:=iqh+1。 iql:=0000。 end if。 if (iqh=0010)and(iql=0100) then iqh:=0000。 iql:=0000。 end if。 end if。 ql=iql。 qh=iqh。 end process。 end one。 2. 60進制： 秒計數(shù)器模塊設(shè)計： 六十進制帶進位計數(shù)器，可清零， clk 輸入信號為 1Hz 脈沖，當 ql計滿 9后 qh增加 1，當 ql 滿 9且 qh記滿 5， ql、 qh同時歸零， co輸出為高電平。 qh為十位 ql 為個位。 library ieee。 use 。 use 。 entity t60 is port(clk,clr:in std_logic。 ql,qh:buffer std_logic_vector(3 downto 0)。 tc:out std_logic )。 4 end t60。 architecture behavor of t60 is begin tc=39。039。 when(clk=39。139。 and ql=0000 and qh=0110) else 39。139。 process(clk,clr,ql,qh) variable iql,iqh:std_logic_vector(3 downto 0)。 begin if(clr=39。039。or (iql=0000 and iqh=0110))then iql:=0000。 iqh:=0000。 else if(clk39。event and clk=39。139。)then iql:=iql+1。 if(iql=1010)then iql:=0000。 iqh:=qh+1。 end if。 end if。 end if。 ql=iql。qh=iqh。 end process。 END behavor。 分計數(shù)器同上 。注：不同之處為分的 clk輸入 信號為秒的進位信號。 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY dtsm is port( clk:in std_logic。 h:in std_logic_vector(7 downto 0)。 m:in std_logic_vector(7
畢業(yè)設(shè)計相關(guān)推薦
鄂ICP備17016276號-1