南理工第7章半導體存儲器(編輯修改稿)
2025-06-18 18:08 本頁面
【文章內(nèi)容簡介】 式封裝 。 2021/6/15 微機原理及應用 半導體存儲器 9 隨機讀寫存儲器 RAM l DRAM： 基本存儲電路為帶驅(qū)動晶體管的電容 ， 電容上有無電荷被視為邏輯 1和 0， 容量大 ， 功耗低 ， 結構簡單 ，集成度高 ， 生產(chǎn)成本低 。 但由于電容漏電 ， 僅能維持 2ms左右 ， 故需要專門電路定期進行刷新 ， 以維持其中所存的數(shù)據(jù) 。 現(xiàn)在用得內(nèi)存大多數(shù)是由 DRAM構成的 。 典型的 DRAM芯片有： 2164： 64K*1 Intel8203就是專為 211 2164等設計的刷新控制電路 。 刷新是按行進行的 ， 即不管系統(tǒng)中有多少個 DRAM芯片 ， 也不管存儲容量有多大 ， 每次均對所有芯片的同一行再生 。因此單片 DRAM有多少行 ， 就分多少次進行再生 。 返回 2021/6/15 微機原理及應用 半導體存儲器 10 存儲器的性能指標 存儲器的性能指標 包括存儲容量 ， 存取速度 ， 可靠性及性能價格比 。 l存儲容量 ： 指每個存儲器芯片所能存儲的二進制數(shù)的位數(shù) ， 用存儲單元數(shù)與存儲單元字長 （ 或數(shù)據(jù)線位數(shù) ） 的乘積來描述 。 如： Intel6264為 8K*8位 /片 Intel2114為 1K*4位 /片 l存取速度 ： 從 CPU給出有效存儲器地址到存儲器給出有效數(shù)據(jù)所用時間 。 2021/6/15 微機原理及應用 半導體存儲器 11 存儲器的分級結構 三級存儲器結構： 即高速緩沖存儲器 (Cache)、 內(nèi)存和輔存 。 CPU能直接訪問的存儲器有高速緩存和內(nèi)存 ， 而輔存中的信息必須先調(diào)入內(nèi)存才能由 CPU進行處理 。 l高速緩存： 簡稱快存 ， 多由靜態(tài)隨機存儲器SRAM組成 ， 和內(nèi)存相比 ， 它存取速度快 ， 但容量小 。 l內(nèi)存： 和快存交換指令和數(shù)據(jù) ， 快存再和 CPU打交道 。 內(nèi)存多由動態(tài)隨機存儲器構成 。 2021/6/15 微機原理及應用 半導體存儲器 12 半導體存儲器的結構
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