【文章內(nèi)容簡(jiǎn)介】 信號(hào) 。 因此， clkgen 分頻 電路（見圖 3）最主要的功能就是產(chǎn)生穩(wěn)定的 1 赫茲 輸出信號(hào)，用做 下一級(jí) 電路的同步信號(hào)。 圖 43 時(shí)鐘發(fā)生電路 模塊圖 系統(tǒng)輸入信號(hào)： clk：由外部信號(hào)發(fā)生器提供 1kHZ 的時(shí)鐘信號(hào)； 第 4 章 交通燈控制系統(tǒng)的設(shè)計(jì) 11 系統(tǒng)輸出信號(hào)： newclk1：產(chǎn)生每秒一個(gè)脈沖的時(shí)鐘信號(hào)。 經(jīng)仿真后得到的時(shí)序圖 (見圖 圖 5) 圖 44 將 clk 經(jīng)分頻處理后得到的 ena_scan 信號(hào) 圖 45 時(shí)鐘發(fā)生電路時(shí)序圖 交通信號(hào)控制器 圖 46 交通控制器的狀態(tài)轉(zhuǎn)換圖 上圖為交通控制器的狀態(tài)轉(zhuǎn)換圖， 平時(shí)系統(tǒng)停留在 MGCR（主干道通行）狀S=0立刻轉(zhuǎn)換下一狀態(tài) S=1 S=1 S=0 S=0 S=1 STEP 0 系統(tǒng)下載，主干 道開始 60s倒計(jì)時(shí)，不論 S 有無信號(hào)，皆為MGCR 狀態(tài)。 判斷 S STEP 1 保持 MGCR 狀態(tài)，顯示保持 4 秒。 STEP 2 轉(zhuǎn)入 MYCR 狀態(tài)，開始 4s 倒計(jì)時(shí) STEP 3 轉(zhuǎn)入 MRCG 狀態(tài)，開始 20s 倒計(jì)時(shí) 判斷 S STEP 4 轉(zhuǎn)入 MRCY 狀態(tài)，開始 4s 倒計(jì)時(shí) 12 態(tài)，一旦 S 信號(hào)有效，經(jīng) MYCR（黃燈狀態(tài)）轉(zhuǎn)入 MRCG（鄉(xiāng)間公路通行）狀態(tài)?？刂破鞯淖饔檬歉鶕?jù)計(jì)數(shù)器的計(jì)數(shù)值控制發(fā) 光二極管的亮、滅，以及輸出倒計(jì)時(shí)數(shù)值給 動(dòng)態(tài)數(shù)碼管 電路。 圖 47 交通信號(hào)控制器模塊圖 系統(tǒng)輸入 信號(hào)： clk： 由外部信號(hào)發(fā)生器提供 1HZ 的時(shí)鐘信號(hào) ； ena：使能信號(hào)； s： 支路 請(qǐng)求信號(hào)； 系統(tǒng)輸出信號(hào)： mql、 mqh、 cql、 cqh： 計(jì)數(shù)顯示信號(hào) ； mr： 主干道紅燈輸出 信號(hào)； my： 主干道黃燈輸出信號(hào)； mg：主干道綠燈輸出信號(hào)； cr：支路紅燈輸出信號(hào)； 第 4 章 交通燈控制系統(tǒng)的設(shè)計(jì) 13 cy：支路黃燈輸出信號(hào)； cg：支路綠燈輸出信號(hào)。 經(jīng)仿真后得到的時(shí)序圖 (見圖 7)： 圖 47 計(jì)數(shù)秒數(shù)選擇電路時(shí)序圖 由計(jì)數(shù)描述選擇電路的時(shí)序圖 (見圖 7)可以看出這段程序中定義了在正常車流量情況下，東西及南北方向紅燈、黃燈和綠燈需要維持的秒數(shù)分別是 15s、 5s 和25s 動(dòng)態(tài)數(shù)碼管掃描 電路 通過日常生活中的觀察，我發(fā)現(xiàn)在一些交通路口已經(jīng)開始使用倒計(jì)時(shí)顯示器，它們的作用就是用來提示車輛行人目前還有多長(zhǎng)時(shí)間信號(hào)燈會(huì)發(fā)生變化，這樣車輛行人就可以提前判斷是否有足夠的時(shí)間通過路口，進(jìn)而就可以避免很多意外事故的發(fā)生。例如：南北方向綠燈，車輛處于正常行駛中，東西方向紅燈，車輛處于等待中，若南北方向行駛的車輛 看到倒計(jì)時(shí)顯示器上可以通行的時(shí)間很短，可能就會(huì)放慢速度等待下一次通行，這樣在東西方向綠燈時(shí)，車輛就能夠正常行駛，不會(huì)為等待南北方向強(qiáng)行的車輛而耽誤更多的時(shí)間。如此循環(huán)下去，道路就會(huì)暢通無阻了。考慮到有些路口的交通擁堵現(xiàn)象較為嚴(yán)重，車輛會(huì)在道路上排成很長(zhǎng)的一隊(duì)，這樣排在較遠(yuǎn)距離的司機(jī)就很難看清楚倒計(jì)時(shí)顯示器上變化的數(shù)字，有可能會(huì)影響到車輛之間的正常行駛。因此，如果采用發(fā)光二極管作為倒計(jì)時(shí)的顯示裝置就會(huì)使司機(jī)和行人一目了然，同樣也能夠起到很好的提示作用。 動(dòng)態(tài)數(shù)碼 14 管掃描電路是為了讓 數(shù)碼管顯示倒數(shù)計(jì)時(shí)計(jì)數(shù) ， 所以， scan 動(dòng)態(tài)數(shù)碼管掃描電路 (見圖 8)最主要的功能就是負(fù)責(zé)接收 hld2 電路輸出的值，然后將其轉(zhuǎn)換成 BCD 碼，并利用發(fā)光二極管顯示出來，讓車輛行人能夠清楚地知道再過多久信號(hào)燈就會(huì)發(fā)生變化。 圖 48 倒計(jì)時(shí)控制電路 系統(tǒng)輸入信號(hào)： clk：由外部信號(hào)發(fā)生器提供 1kHz的時(shí)鐘信號(hào)； num1： 接收系統(tǒng)主干道低電平信號(hào) ； num2： 接收系統(tǒng)主干道高電平信號(hào) ； num7： 接收系統(tǒng)支路低電平信號(hào) ； num8： 接收系統(tǒng)支路高電平信號(hào) 。 系統(tǒng)輸出信號(hào)： 第 4 章 交通燈控制系統(tǒng)的設(shè)計(jì) 15 sel：負(fù)責(zé)將計(jì)數(shù)數(shù)值轉(zhuǎn)換成 BCD 碼，并利用發(fā)光二極管顯示倒計(jì)時(shí) 狀態(tài)； next_state：當(dāng)計(jì)數(shù)器計(jì)時(shí)完畢后，負(fù)責(zé)產(chǎn)生一個(gè)脈沖信號(hào)，作為下一個(gè)狀態(tài)的觸發(fā)信號(hào)。 經(jīng)仿真后得到的時(shí)序圖 (見圖 9)： 圖 49 倒計(jì)時(shí)控制電路時(shí)序圖 由倒計(jì)時(shí)控制電路的時(shí)序圖 (見圖 9)可以看出，當(dāng) clk 時(shí)鐘信號(hào)來臨后，在ena_1hz 脈沖信號(hào)的同時(shí)激勵(lì)下， led 會(huì)按照預(yù)先設(shè)置好的時(shí)間開始逐 1 遞減，進(jìn)行倒計(jì)時(shí)顯示。 這段程序是采用的就是查表的方法并且利用發(fā)光二極管進(jìn)行倒計(jì)時(shí)顯示 ,如圖9 所示 :當(dāng)綠燈點(diǎn)亮開始計(jì)數(shù)后， load 就會(huì)將減 1 后的值賦給 t_ff，之后 t_ff又會(huì)從 case 語句中 查找到相對(duì)應(yīng)的值再賦給 led 顯示所剩余的時(shí)間。在程序編寫過程中運(yùn)用到了 conv_integer()語句，它可以將 t_ff 所賦的值轉(zhuǎn)換成整數(shù)。由圖可知 led 是 25 位的系統(tǒng)輸出信號(hào)，負(fù)責(zé)控制發(fā)光二極管的輸出，所以 25 位的輸出信號(hào)可以分成七組控制發(fā)光二極管的顯示，其中“ 1”為點(diǎn)亮，“ 0”為熄滅。 程序代碼見附錄 3 倒計(jì)時(shí)控制電路。 16 建立程序 包 在程序設(shè)計(jì)語言中，程序的開始總會(huì)調(diào)用庫 (library)來提供設(shè)計(jì)程序時(shí)所需要的基本命令。但是，如果要進(jìn)一步設(shè)計(jì)較為復(fù)雜的程序時(shí)，庫中的命令可能就無法支持了。因此，可以設(shè)計(jì)一個(gè)子程序來滿足程序設(shè)計(jì)的需求。 上述問題在硬件描述語言的設(shè)計(jì)中也存在，在 VHDL 程序中的第一行 (library ieee。)就是要使用 IEEE 設(shè)計(jì)好的庫文件，但如果需要使用的元器件并不在庫中時(shí)，就只能自己定義了。 一個(gè)程序包中至少應(yīng)該包含以下結(jié)構(gòu)中的一種： ? 常數(shù)說明：如定義系統(tǒng)數(shù)據(jù)總線通道的寬度。 ? VHDL 數(shù)據(jù)類型說明：主要用于在整 個(gè)設(shè)計(jì)中通用的數(shù)據(jù)類型。 ? 元件定義：元件定義主要規(guī)定在 VHDL 設(shè)計(jì)中參與文件例化的文件接 口界面。 ? 子程序：并入程序包的子程序有利于在設(shè)計(jì)中任一處進(jìn)行方便地調(diào) 用。 例如，時(shí)鐘發(fā)生電路的組件代碼為： ponent hld1 port(reset:in std_logic。 clk:in std_logic。 ena_scan:out std_logic。 ena_1hz:out std_logic。 flash_1hz:out std_logic)。 end ponent。 第 4 章 交通燈控制系統(tǒng)的設(shè)計(jì) 17 連接各個(gè)模塊 light 電路的工作就是將所有的子電路全部連接起來，進(jìn)行時(shí)序分析，當(dāng)程序完成后，再下載到 FPGA，以便硬件電路的驗(yàn)證工作。 經(jīng)仿真后得到的時(shí)序圖 (見圖 12)： 圖 410 連接各個(gè)模塊后的時(shí)序圖 從上圖可以看出 南北方向：綠燈 25s―― 黃燈 5s 東西方向：綠燈 25s―― 黃燈 5s 狀態(tài)轉(zhuǎn)換圖如下： 18 有效狀態(tài)轉(zhuǎn)換如下： 東西方向：紅燈――綠 燈――黃燈 南北方向：綠燈――黃燈――紅燈 狀態(tài)機(jī)的優(yōu)勢(shì) 通過上面圖形的展示，狀態(tài)機(jī)有著難以超越的優(yōu)越性，主要表現(xiàn)在一下幾方面： （ 1） 狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)。 （ 2） 由于狀態(tài)機(jī)的結(jié)構(gòu)相對(duì)簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定，特別是可以定義符號(hào)化枚舉類型的狀態(tài)，這一切都為 VHDL 綜合器盡可能發(fā)揮其騏達(dá)的優(yōu)化功能提供了有利條件。而且，性能良好的綜合器都具有許多可控或自動(dòng)的優(yōu)化狀態(tài)機(jī)的功能。 （ 3） 狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊，這對(duì)于大規(guī)模邏輯電路設(shè)計(jì)中令人深感棘手的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象無疑是一個(gè)上佳的選擇。 （ 4） 與 VHDL 的其他描述方式相比，狀態(tài)機(jī)的 VHDL 描述豐富多樣、程序?qū)哟畏置?，結(jié)構(gòu)清晰，易讀易懂；在排錯(cuò)、修改和模塊移植方面也有獨(dú)到的好處。 （ 5） 在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。在 VHDL 中，一個(gè)狀態(tài)機(jī)可以由多個(gè)進(jìn)程構(gòu)成，一個(gè)結(jié)構(gòu)體中可以包含多個(gè)狀態(tài)機(jī)，而一個(gè)單獨(dú)第 4 章 交通燈控制系統(tǒng)的設(shè)計(jì) 19 的狀態(tài)機(jī)以順序方式所能完成的運(yùn)算和控制方面的工作與一個(gè) CPU 的功能類似。 （ 6） 高可靠性。 20 結(jié)束語 本設(shè)計(jì)采用了 VHDL 硬件描述語言文本輸入方式，在確立總體預(yù)期實(shí)現(xiàn)功能的前提下，分層次進(jìn)行設(shè)計(jì)。實(shí)現(xiàn)了三種顏色交通信號(hào)燈的交替點(diǎn)亮，以及時(shí)間的倒計(jì)時(shí) 顯示，指揮行人和車輛安全通行。程序中所用到的數(shù)據(jù)均可以根據(jù)實(shí)際情況進(jìn)行設(shè)置，修改靈活方便。通過此次設(shè)計(jì)，我對(duì)于 VHDL 硬件描述語言有了更深入地了解，也在原來所學(xué)的理論基礎(chǔ)上得到了進(jìn)一步地應(yīng)用。但由于經(jīng)驗(yàn)上的不足，有些地方還需要做進(jìn)一步地改善，如可通過 FPGA/CPLD 開發(fā)套件驗(yàn)證。 數(shù)字化時(shí)代的到來給人們的生活水平帶來了極大的改變，我們有理由相信，隨著數(shù)字化的深入，交通燈控制器的功能將日趨完善。而且， VHDL 語言對(duì) EDA技術(shù)產(chǎn)生的影響也是深遠(yuǎn)的，它縮短了電子產(chǎn)品的設(shè)計(jì)周期，為設(shè)計(jì)者提供了方便。在今后的電子產(chǎn) 品研究開發(fā)過程中， EDA 技術(shù)將會(huì)具有更好的開發(fā)手段和更高的性價(jià)比，并且將擁有更為廣闊的市場(chǎng)應(yīng)用前景。參考文獻(xiàn) 21 參考文獻(xiàn) [1] 元紅妍、張?chǎng)沃骶帲骸峨娮泳C合設(shè)計(jì)實(shí)驗(yàn)教程》，第一版，山東：山東大學(xué)出版社，2021 年，第 111113 頁。 [2] 楊曉慧、許紅梅、楊會(huì)玲編著：《電子技術(shù) EDA 實(shí)踐教程》，第一版，北京：國(guó)防工業(yè)出版社， 2021 年，第 235240 頁。 [3] 楊恒、李愛國(guó)、王輝、王新安編著：《 FPGA/CPLD 最新實(shí)用技術(shù)指南》，第一版，北京：清華大學(xué)出版社， 2021 年，第 242244 頁。 [4] 孫芹芝、張瑾、蘇曉鷺：《基于 EDA 的交通燈控制系統(tǒng)》，《應(yīng)用天地》， 2021 年第五期，第 6668 頁。 [5] 林明權(quán)等編著：《 VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例》，第一版，北京：電子工業(yè)出版社，2021 年，第 115126 頁。 [6] 潘松、黃繼業(yè)編著：《 EDA 技術(shù)實(shí)用教程》，第二版，北京：科學(xué)出版社， 2021 年，第 13 頁。 [7] 楊恒新：《自頂向下法設(shè)計(jì)交通燈控制系統(tǒng)》，《電氣電子教學(xué)學(xué)報(bào)》， 2021 年第四期，第 4041 頁。 [8] 曾素瓊：《 EDA 技術(shù)在數(shù)字電路中的探討》，《實(shí)驗(yàn)科學(xué)與技術(shù) 》， 2021 年第一期，第 2225 頁。 [9] 徐志軍、徐光輝編著：《 CPLD/FPGA 的開發(fā)與應(yīng)用》，第一版，北京：電子工業(yè)出版社，2021 年，第 176185 頁。 22 致謝 參考文獻(xiàn) 23 附錄 紅綠燈交通信號(hào)系統(tǒng)的 VHDL程序代碼： library ieee。 use 。 use 。 use 。 entity hld1 is port(reset:in std_logic。 clk:in std_logic。 ena_scan:out std_logic。 ena_1hz:out std_logic。 flash_1hz:out std_logic)。 end。 architecture bhv of hld1 is constant scan_bit:positive:=2。 constant scan_val:positive:=4。 constant two_hz_bit:positive:=7。 constant two_hz_val:positive:=125。 signal clk_scan_ff:std_logic_vector(scan_bit1 downto 0)。 signal clk_2hz_ff:std_logic_vector(two_hz_bit1 downto 0)。 signal ena_s:std_logic。 signal ena_one:std_logic。 signal ena_two:std_logic。 begin process(reset,clk) begin if reset=39。139。 then clk_scan_ff=00。 ena_s=39。039。