ttl與cmos的邏輯準位(編輯修改稿)
2024-10-10 16:56 本頁面
【文章內(nèi)容簡介】 請問這是屬于邏輯「 0」還是邏輯「 1」？ 答： ，未及 70% VDD 以上也不在 30% VDD以下，故非邏輯「 1」也不是邏輯「 0」，此電壓意味著送出 的組件故障或電路設計錯誤。 TTL 與 CMOS 的噪聲免疫性 (Noise Immunity) TTL 的 VOL 普通約為 最差時為 ，而 VIL 只要在 以下即可，所以當一個 TTL 輸出 VOL 到另
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