【文章內(nèi)容簡(jiǎn)介】 計(jì)在電子技術(shù)領(lǐng)域獲得了更加廣泛的應(yīng)用，與此同時(shí)電子技術(shù)在通信、計(jì)算機(jī)及家電產(chǎn)品生產(chǎn)中的市場(chǎng)需求和技術(shù)需求，極大地推動(dòng)了全新的電子設(shè)計(jì)自動(dòng)化技術(shù)的應(yīng)用和發(fā)展。特別是集成電路設(shè)計(jì)工藝步入了超深亞微米階段，百萬門以上的大規(guī)模可編程邏輯器件的陸續(xù)面世，以及基于計(jì)算機(jī)技術(shù)的面向用戶的低成本大規(guī)模 ASIC 技術(shù)的應(yīng)用， 促進(jìn)了 EDA 技術(shù)的形成。更為重要的是各 EDA 公司致力于推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的 EDA 工具軟件的研究，都有效地將 EDA 技術(shù)推向成熟。 硬件描述語言 VHDL VHDL簡(jiǎn)介 甚高速集成電路硬件描述語言（ VeryHighSpeed Integrated Circuit Hardware Description Language， VHDL）于 1983年有美國(guó)國(guó)防部（ DOD）發(fā)起創(chuàng)建，由 IEEE（ The Institute of Electrical and Electronics Engineers） 進(jìn)一步發(fā)展并在 1987年作為“ IEEE 標(biāo)準(zhǔn) 1076”發(fā)布 [8]。從此， VHDL成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。自 IEEE公布了 VHDL的標(biāo)準(zhǔn)版本之后，各 EDA公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具支持 VHDL。此后 VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛應(yīng)用，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語言。 1993年， IEEE對(duì) VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的 10761993版本，（簡(jiǎn)稱 93版）?，F(xiàn)在， VHDL和 Verilog作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中， VHDL語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 除了作為電子系統(tǒng)設(shè)計(jì)的主選硬件描述語 言外， VHDL在 EDA領(lǐng)域的仿真測(cè)試、程序模塊的移四川理工學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 11 植、 ASIC設(shè)計(jì)源程序的交付、 IP核（ Intelligence Property core）的應(yīng)用方面擔(dān)任著不可或缺的角色，因此不可避免地將成為了必要的設(shè)計(jì)開發(fā)工具。 VHDL主要用于 描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可 視 部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL的主要優(yōu)點(diǎn) （ 1）覆蓋面廣，有強(qiáng)大的系統(tǒng)硬件描述能力 （ 2）可讀性好、易于修改 （ 3）獨(dú)立于器件的設(shè)計(jì)，與工藝無關(guān) （ 4）易于移植和設(shè)計(jì)資源共享 現(xiàn)場(chǎng)可編程邏輯（ FPGA）器件 引言 FPGA（現(xiàn)場(chǎng)可編程門陣列）與 CPLD（復(fù)雜可編程邏輯器件）都是可編程邏輯器件 [11]，它們是在 PAL、 GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。但FPGA/CPLD的規(guī)模較大，非常適合于對(duì)時(shí)序、組合等邏輯電路應(yīng)用場(chǎng)合，它可以替代幾十甚至上百塊通用 IC芯片。應(yīng)用 FPGA/CPLD可以做成一個(gè)系統(tǒng)級(jí)芯片，它具有可編程 性和實(shí)現(xiàn)方案容易修改的特點(diǎn)。 現(xiàn)在， CPLD/FPGA等可編程器件已應(yīng)用在不同的高科技領(lǐng)域，如數(shù)字電路設(shè)計(jì)、微處理系統(tǒng)、 DSP、通信及 ASIC設(shè)計(jì)等。由于芯片內(nèi)部硬件連接關(guān)系的描述的存放，是以 EEPROM、 SRAM或 FLASH或外接 EPROM為基礎(chǔ)的，設(shè)計(jì)用戶可在可編程門陣列芯片及外圍電路保持不動(dòng)的情況下，通過計(jì)算機(jī)重新下載或配彭巨龍：基于 DDS 技術(shù)信號(hào)源的設(shè)計(jì) 12 置設(shè)計(jì)軟件，就能實(shí)現(xiàn)一種新的芯片功能。于是 FPGA/CPLD可編程器件，正得到越來越多的電子設(shè)計(jì)者的青睞。 FPGA的組成及其應(yīng)用特點(diǎn) FPGA 的組成：現(xiàn)場(chǎng)可編程門陣列（ FPGA）是在 PAL 和 GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的、可由用戶自行定義配置的高密度專用集成電路，結(jié)構(gòu)上主要由三部分組成：可編程邏輯塊（ CLBConfigurable Logic Block）、輸入 \輸出單元（ IOBI\O Block）和可編程連線（ IRInterconnect Resoutce）。 由于 FPGA 的集成規(guī)模非常大，因此可借助 HDL 硬件描述語言開發(fā)出系統(tǒng)級(jí)芯片和產(chǎn)品。又由于開發(fā)工具的通用性、設(shè)計(jì)語言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所用器件的硬件結(jié)構(gòu)沒有關(guān)系，所以設(shè)計(jì)成 功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號(hào)和規(guī)模的 FPGA 中，從而使得產(chǎn)品設(shè)計(jì)效率大幅度提高。 FPGA 顯著的優(yōu)勢(shì)是開發(fā)周期短，投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快，市場(chǎng)適應(yīng)能力強(qiáng)和硬件升級(jí)回旋余地大。一旦市場(chǎng)對(duì)所設(shè)計(jì)的產(chǎn)品需求量大，則可進(jìn)行流片設(shè)計(jì)，形成價(jià)格更低廉的 AISC 產(chǎn)品。 FPGA 芯片都是比較特殊的 ASIC 芯片，除了具有 SAIC 的特點(diǎn)之外，還具有以下幾個(gè)優(yōu)點(diǎn)： （ 1）集成度越來越高 （ 2）嵌入式存貯技術(shù) （ 3）時(shí)鐘鎖定和倍頻技術(shù) （ 4）系統(tǒng)保密性能增強(qiáng) （ 5）開發(fā)周期短 Altera的 FLEX10 K器件 Altera公司作為目前世界上最大的可編程邏輯器件供應(yīng)商之一，其產(chǎn)品主要有 FLEX10K, FLEX8000, FLEX6000, MAX9000, MAX7000, MAX5000以及 Classic等七大系列，而 FLEX10K 系列是 ALTERA 1995年推出的一個(gè)新的產(chǎn)品系列，因四川理工學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 13 其規(guī)模大且價(jià)格便宜，倍受人們關(guān)注， Altera的 FLEX10K器件是工業(yè)界第一個(gè)嵌入式可編程器件，基于可重構(gòu)的 CMOS SRAM單元，這種靈活邏輯單元陣 (Flexible Logic Element Matrix)具有一般門陣列的所有優(yōu)點(diǎn)。 FLEX1OK系列器件規(guī)模從 1萬門到 25萬門，它無論在密度或者速度上都可以將一定規(guī)模的子系統(tǒng)集成到一個(gè)芯片上，采用快速可預(yù)測(cè)連線延時(shí)的連續(xù)式布線結(jié)構(gòu)，在某種意義上說，是一種將 EPLD和 FPGA優(yōu)點(diǎn)結(jié)合于一體的新型器件。 FLEX10K系列器件在結(jié)構(gòu)上大同小異，它們都包含有四大部分：輸入輸出單元 IOE、邏輯陣列塊 (LAB)、嵌入陣列塊 EAB及行、快速通道 (FastTrack)互連。 圖 41 FLEX10 K 內(nèi)部圖 FLEXl0K系列器件特點(diǎn)： 嵌入陣列 EAB，是一個(gè)在輸入和輸出端口都帶有寄存器的一種靈活的RAM塊，可以完成許多宏函數(shù)如存儲(chǔ)器、查找表等。 全局時(shí)鐘使用，可以最大限度減少時(shí)鐘到各觸發(fā)器的延遲，盡量使整個(gè)系統(tǒng)同步產(chǎn)生。 彭巨龍：基于 DDS 技術(shù)信號(hào)源的設(shè)計(jì) 14 基于 JTAG的邊界掃描測(cè)試， (B系列 )， (A,V 系列 )或 。 低功耗，系統(tǒng)不工作時(shí)電流小于 1mA。 靈活多變的行列連線資源。 功能豐富的 I/O引腳。 多種封裝形式。 基于 SRAM重構(gòu)。 強(qiáng)大的集成開發(fā)環(huán)境和多形式的用戶接口。 EDA工具 MAXPLUSⅡ MAX+PLUSII是 Altera提供的 FPGA/CPLD開發(fā)集成環(huán)境， 它 提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。在 MAX+PLUS II軟件提供的設(shè)計(jì)環(huán)境中可以完成設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和器件編程四個(gè)設(shè)計(jì)階段。在設(shè)計(jì)輸入階段，用戶可以采用圖形輸入、文本輸入和波形輸入三種方式輸入設(shè)計(jì)文件，但波形輸入方式只能在工程設(shè)計(jì)的底層使用。在設(shè)計(jì)編譯階段， MAX+PLUS II編譯器依據(jù)設(shè)計(jì)輸入文件自動(dòng)生成用于器件編程、波形仿真及延時(shí)分析等所需的數(shù)據(jù)文件。在設(shè)計(jì)仿真階段， MAX+PLUS II仿真器和時(shí)延分析器利用編譯器產(chǎn)生的數(shù)據(jù)文件自動(dòng)完成邏輯功能仿真和時(shí)延特性仿真。并且可以在設(shè)計(jì)文件中加載不同的激勵(lì)，觀察中間結(jié)果以及輸出波形。必要時(shí)，可以返回設(shè)計(jì)輸入階段，修改設(shè)計(jì)輸入，達(dá)到設(shè)計(jì)要求。在器件編程階段， MAX+PLUS II編程器將編譯器生成的編程文件下載到 Altera器件實(shí)現(xiàn)對(duì)器件編程。此后，可以將實(shí)際信號(hào)送入該器件進(jìn)行時(shí)序驗(yàn)證。因?yàn)?CPLD／ FPGA芯片能夠可重復(fù)編程，所以如果動(dòng)態(tài)時(shí)序驗(yàn)證的結(jié)果不能滿足用戶的需要時(shí)，用戶可以返回到設(shè)計(jì)階段重新設(shè)計(jì)，然后重復(fù)上面的步驟，最終達(dá) 到設(shè)計(jì)要求。圖42中所示的是標(biāo)準(zhǔn)的 EDA開發(fā)流程。 四川理工學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 15 圖 42 MAX+PLUSII設(shè)計(jì)流程 彭巨龍：基于 DDS 技術(shù)信號(hào)源的設(shè)計(jì) 16 第 5 章 基于 FPGA的 DDS 信號(hào) 源設(shè)計(jì) 總體設(shè)計(jì)框圖 圖 51 信號(hào)發(fā)生器結(jié)構(gòu)框圖 圖 51為本次設(shè)計(jì)總體結(jié)構(gòu)框圖，其中相位累加器和波形存儲(chǔ)器構(gòu)成信號(hào)發(fā)生器核 心部分。該部分又與頻率字控制模塊共同構(gòu)成信號(hào)發(fā)生器主模塊。而顯示模塊， D/A轉(zhuǎn)換器和濾波電路則作為信號(hào)發(fā)生器外圍硬件設(shè)計(jì)。下面就分主模塊軟件設(shè)計(jì)和外圍硬件設(shè)計(jì)兩大部分來說明信號(hào)發(fā)生器的設(shè)計(jì)。 主模塊軟件設(shè)計(jì) 相位累加器的設(shè)計(jì) 圖 52 相位累加器 圖 52為相位累加器內(nèi)部結(jié)構(gòu)圖，它有一個(gè) N位的全加器和一個(gè)寄存器構(gòu)成。當(dāng)系統(tǒng)時(shí)鐘上升沿到來的時(shí)候，上一個(gè)時(shí)鐘周期的相位值與頻率字的相加值被送入累加寄存器，并輸出高 W位至波形存儲(chǔ)器的地址線，同時(shí)相位值又被送回全四川理工學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 17 HzHzMH zff Nc lk 24m in ????加器進(jìn)行相位累加。 相位累加器流程圖如圖 53所示 開 始 時(shí)鐘上升沿到 ？ NO YES 相位累加 累加值寄存 高 W位輸出 結(jié) 束 圖 53 相位累加器流程圖 設(shè)計(jì)要求輸出頻率范圍為 1KHZ— 10MHZ，頻率步進(jìn)為 100HZ。根據(jù)第二章介紹最高輸出一般是系統(tǒng)時(shí)鐘的 40%。經(jīng)過計(jì)算，設(shè)計(jì)選用系統(tǒng)時(shí)鐘為 30MHZ時(shí)能實(shí)現(xiàn)設(shè)計(jì)要求。 M H zM H zM H zf 1012%4030 ???? 確定相位累加字長(zhǎng)時(shí)，考慮到頻率分辨率要等于或小于頻率步進(jìn)值，而且累加器字長(zhǎng)一般為 8的整數(shù)倍。由第二章公式 字長(zhǎng)為 N=24。 由上分析設(shè)計(jì)的相位累加器模塊如圖 54所示。 圖 54 相位累加器模塊 彭巨龍：基于 DDS 技術(shù)信號(hào)源的設(shè)計(jì) 18 K[23..0]為輸入的頻率字， EN為高電平使能， RESET是高電平清零， CLK為系統(tǒng)時(shí)鐘輸入， DOUT[7..0]是相位累加器高 8位輸出，該輸出將作為波形存儲(chǔ)器地址線對(duì)波形 ROM進(jìn)行尋址。 其程序見附錄 B， 圖 55為該模塊的時(shí)序仿真圖。 圖 55 相位累加器進(jìn)行累加、清零的時(shí)序仿真圖 波形 ROM的設(shè)計(jì) 這個(gè)模塊是一個(gè)相對(duì)簡(jiǎn)單的模塊。首先要確定波形 ROM的地址線位數(shù)和數(shù)據(jù)的字長(zhǎng)，根 據(jù)噪聲功率的角度看波形 ROM的地址線位數(shù)應(yīng)該等于或略大于字長(zhǎng)。由于設(shè)計(jì)選擇的 DAC位數(shù)為 8，這樣 ROM的字長(zhǎng)很明顯該和 DAC的字長(zhǎng)相一致。而地址線的位數(shù)同樣確定為 8位。 波形存儲(chǔ)器利用相位累加器輸出的高 8位作為地址線來對(duì)其進(jìn)行尋址，最后輸出該相位對(duì)應(yīng)的二進(jìn)制正弦幅值。正弦數(shù)據(jù)的產(chǎn)生可采用如下辦法： 在 MATLAB中編輯程序： clear tic。 t=2*pi/256 t=[0:t:2*pi]。 y=128*sin(t)+128。 round(y)。 四川理工學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 19 t = ans 將得出的結(jié)果轉(zhuǎn)化 為 8位的二進(jìn)制數(shù)據(jù)，起幅值對(duì)應(yīng)在 0000000011111111區(qū)間內(nèi)。最后利用得到的二進(jìn)制數(shù)據(jù)用 VHDL編寫