【文章內(nèi)容簡介】 ()為反相輸入端，表示運(yùn)放輸出端 Vo的信號(hào)與該輸入端的位相反。 RC4558P 的引腳排列圖如圖 34 所示。 圖 33 運(yùn)算放大器 圖 34 引腳排列圖 對(duì) AD590 采集到的信號(hào)進(jìn)行處理的電路連接如圖 35 所示?；?FPGA 的數(shù)字溫度計(jì)的設(shè)計(jì) 10 圖 35 AD590與 ADC0804 連接圖 3． 2． 3 模數(shù)轉(zhuǎn)換模塊 ADC0804 在該設(shè)計(jì)中起到數(shù)據(jù)的模數(shù)轉(zhuǎn)換以及數(shù)據(jù)鎖存的作用。 ADC0804 與 FPGA的模塊電路如圖 36 所示。 基于 FPGA 的數(shù)字溫度計(jì)的設(shè)計(jì) 11 圖 36 ADC0804 與 FPGA的連接模塊圖 ADC0804 是屬于逐次逼近式的模數(shù)轉(zhuǎn)換器。根據(jù)圖 36 ADC0804 與 FPGA 的連接和圖 37 ADC0804 的控制信號(hào)時(shí)序圖的信號(hào)流向可知，只有 CS,WR,RD 控制著 ADC0804 動(dòng)作的信號(hào)。當(dāng) INTR 由高電平（ 1）轉(zhuǎn)為低電平（ 0）后， ADC0804 這次的模數(shù)轉(zhuǎn)換完成，DB0DB7 就是轉(zhuǎn)換后的數(shù)字資料。 ADC0804 的控制信號(hào)時(shí)序如圖 37 所示。 圖 37 ADC0804 的控制信號(hào)時(shí)序圖 如果將圖 37 的動(dòng)作分為 S0,S1,S2,S3 四個(gè)步驟區(qū)間的話，那么每個(gè)步驟區(qū)間的動(dòng)作方式分析如下： S0:CS=0,WR=0,RD=1(由 FPGA 發(fā)出信號(hào)要求 ADC0804 開始進(jìn)行數(shù)據(jù)的模數(shù)轉(zhuǎn)換 )； S1:CS=1,WR=1,RD=1(ADC0804 開始轉(zhuǎn)換動(dòng)作，轉(zhuǎn)換完畢后 INTR 由高電位轉(zhuǎn)為低電位，轉(zhuǎn)換時(shí)間 100μ S)。 S2:CS=0,WR=1,RD=0(由 FPGA 發(fā)出信號(hào)以 讀取 ADC0804 的轉(zhuǎn)換資料 )。 S3:CS=1,WR=1,RD=1(由 FPGA 讀取 DB0DB7 上的轉(zhuǎn)換資料 )。 根據(jù)控制時(shí)序圖利用有限狀態(tài)機(jī)實(shí)現(xiàn)模數(shù)轉(zhuǎn)換的控制。狀態(tài)機(jī)分成 4 個(gè)狀態(tài)： S0 啟動(dòng)轉(zhuǎn)換 (CS=0,RD=0)； S1 等待轉(zhuǎn)換結(jié)束，即等待 INTR 由低電平變?yōu)楦唠娖剑?S2 A/D 轉(zhuǎn)換結(jié)果輸出； S3 停止 A/D。由于 FPGA 所能讀取的是 VHDL 語言，所以應(yīng)用 VHDL 語言描述有限狀態(tài)機(jī)的設(shè)計(jì)，其進(jìn)程如圖 38 所示。 COM 組合進(jìn)程以 INTR 和上升狀態(tài)為敏感信號(hào)，當(dāng) INTR 由低電平轉(zhuǎn)變?yōu)楦唠娖綍r(shí)對(duì)現(xiàn)狀態(tài)進(jìn)行判斷， 通過改變 CS 和 RD 的狀態(tài)完成對(duì)ADC0804 的控制。 REG 時(shí)序進(jìn)程以 CLK 為敏感信號(hào)，在 CLK 的上升沿將上升狀態(tài)轉(zhuǎn)換到下降狀態(tài)。 LATCH 進(jìn)程以 LOCK 為敏感信號(hào)，在 LOCK 的上升沿鎖存 ADC0804 的輸出值。 基于 FPGA 的數(shù)字溫度計(jì)的設(shè)計(jì) 12 如圖 38 狀態(tài)機(jī)進(jìn)程圖 實(shí)驗(yàn)程序開始之前， A/D 轉(zhuǎn)換器處于重啟狀態(tài)即 RST=1，以使 A/D 轉(zhuǎn)換器處于初始狀態(tài)，當(dāng) RST=0 時(shí) A/D 轉(zhuǎn)換器進(jìn)入 S0 狀態(tài)。核心程序如下： StateChange:Block Signal Generator Begin PROCESS(CP,RST) BEGIN IF RST=39。139。Then Reset State nCS=39。139。 nWR=39。139。 nRD=39。139。 EC=39。039。 State=S0。 END IF； 對(duì) S0,S1,S2,S3 四個(gè)狀態(tài)作具體的分析如下： S0：由 FPGA 發(fā)出 信號(hào)通知模擬 /數(shù)字的轉(zhuǎn)換開始，處于寫入模擬信號(hào)狀態(tài)，并且由S0 狀態(tài)進(jìn)入 S1 狀態(tài)，核心程序如下： WHEN S0= nCS=39。039。 nWR=39。039。 nRD=39。139。 EC=39。039。 State=S1?；?FPGA 的數(shù)字溫度計(jì)的設(shè)計(jì) 13 S1： ADC0804 進(jìn)行轉(zhuǎn)換時(shí) INTR 由高電位轉(zhuǎn)至低電位，等待轉(zhuǎn)換結(jié)束；當(dāng)轉(zhuǎn)換完成后，INTR 將低電平變?yōu)楦唠娖?，并且?S1 狀態(tài)進(jìn)入 S2 狀態(tài)，核心程序?yàn)椋? when S1= nCS=‘1’； nWR=‘1’； nRD=‘1’； EC=‘0’； if nIN=‘0’then State=S2； End if； S2：由 FPGA 發(fā)出信號(hào)讀取 ADC0804 的轉(zhuǎn)換數(shù)據(jù)結(jié)果輸出，處于讀取數(shù) 字信號(hào)狀態(tài)，并且由 S2 狀態(tài)進(jìn)入 S3 狀態(tài)，核心程序?yàn)椋? when S2= nCS=‘0’； nWR=‘1’； nRD=‘0’； EC=‘1’； State=S3； S3：由 FPGA 讀取 DB0DB7 上的數(shù)字信號(hào)，讀取結(jié)束后停止 A/D 轉(zhuǎn)換器，并且由 S3狀態(tài)返回 S0 狀態(tài)，核心程序?yàn)椋? when S3= nCS=‘1’； nWR=‘1’； nRD=‘1’； EC=‘0’； State=S0； when others= State=S0； 3． 2． 4 進(jìn)制轉(zhuǎn)換模塊 通過模數(shù)轉(zhuǎn)換模 [8]塊處理后被送入 FPGA 器件中的數(shù)據(jù)均為二進(jìn)制的數(shù)字量 , 如果要想通過數(shù)碼管顯示所測溫度的值，我們必須把二進(jìn)制數(shù)字量轉(zhuǎn) 化為十進(jìn)制的數(shù)字量。這樣基于 FPGA 的數(shù)字溫度計(jì)的設(shè)計(jì) 14 才 能通過動(dòng)態(tài)掃描模塊和數(shù)碼顯示模塊，從而將所測溫度的值在 8 位七段數(shù)碼管上準(zhǔn)確的顯示出來。 VHDL 核心程序如下： Conversion:Block Signal V:Std_Logic_Vector(8 downto 0)。 A/D Conversion Data Signal T:Std_Logic_Vector(7 downto 0)。 Begin V=(D amp。 39。039。) 100010001。 (2) T=V(7 downto 0)。 (3) Temp=T。 (4) Value = 000000000000 When T = 0 Else 000000000001 When T = 1 Else 000000000010 When T = 2 Else 000000000011 When T = 3 Else ?? 000010011000 When T = 98 Else 000010011001 When T = 99 Else 000100000000。 100 End Block Conversion。 其中，程序（ 2）將讀取到的 ADC0804 的數(shù)字轉(zhuǎn)換值乘以 2 的用意是將該位左移一位，然后減去 273(100010001)2。由于所測溫度范圍 0℃～ 100℃ ,它們的十六進(jìn)制是 0～ 64H，只要較低的 8 位就可以表示了，而且通過減去 273 之后，最高位一定是 0。所以，在程序（ 3）只取后面的 8 位。在程序（ 4）模塊中利用的是查表的方法，把相減的結(jié)果，轉(zhuǎn)換成對(duì)應(yīng)的 12 位 BCD 碼，供以后的 7 段顯示器掃描電路使用。 3． 2． 5 動(dòng)態(tài)掃描模塊 動(dòng)態(tài)掃描 [9]就是利用人眼視覺暫留的現(xiàn)象，只要掃描信號(hào)頻率大于或者等于 24 Hz 時(shí)，人眼就 不會(huì)感覺到顯示器的閃爍。該設(shè)計(jì)系統(tǒng) 24Hz 的掃描脈沖由相應(yīng)的外圍電路提供。在本設(shè)計(jì)中采用八進(jìn)制計(jì)數(shù)器提供同步脈沖，因?yàn)閯?dòng)態(tài)掃描電路設(shè)計(jì)的位選信號(hào)必須要與顯示的數(shù)據(jù)在時(shí)序上一一對(duì)應(yīng)，這就要求電路中必須提供同步脈沖信號(hào)。 顯示電路的作用是完成 BCD 碼到 7 段顯示器段碼的譯碼，然后傳送到顯示器。在此要求 3 個(gè)顯示器輪流點(diǎn)亮，由于要求掃描顯示的速度必須與數(shù)據(jù)選擇器同步，所以需要一個(gè)計(jì)數(shù)器提供二者的掃描信號(hào)。應(yīng)用 VHDL 語言設(shè)計(jì)的顯示電路如圖 39 所示，主要包括數(shù)據(jù)選擇器、 BCD 譯碼電路、可逆計(jì)數(shù)器、掃描譯碼 4 個(gè)部分?；?FPGA 的數(shù)字溫度計(jì)的設(shè)計(jì) 15 數(shù)據(jù)緩存器數(shù)據(jù)選擇器B C D 譯 碼 電 路可 逆 計(jì) 數(shù) 器掃描電路掃 描 碼段 碼C L K 圖 39 顯示電路的結(jié)構(gòu) 數(shù)據(jù)選擇器和掃描譯碼電路的核心 VHDL 程序如下： Free_Counter:Block Signal Q :STD_LOGIC_VECTOR(15 DOWNTO 0)。 Begin PROCESS(CP) Begin IF CP39。Event AND CP=39。139。then Q=Q+1。 END IF。 END PROCESS。 ST=Q(15 DOWNTO 14)。 SELOUT=010WHEN ST=0 ELSE 001WHEN ST=1 ELSE 000WHEN ST=2 ELSE 111。 SEL=110WHEN ST=0 ELSE 101WHEN ST=1 ELSE 011WHEN ST=2 ELSE 111。 END Block Free_Counter。 SELECT_BCD:Block BEGIN NUM= VALUE(3 DOWNTO 0)WHEN ST=0 ELSE VALUE(7 DOWNTO 4)WHEN ST=1 ELSE基于 FPGA 的數(shù)字溫度計(jì)的設(shè)計(jì) 16 VALUE(11 DOWNTO 8)。 End Block SELECT_BCD。 在上述程序中， ST 是可逆計(jì)數(shù)器的計(jì)數(shù)值（范圍 0～ 2）； VALUE 是數(shù)據(jù)緩存器（包含 3 組 BCD 碼）。兩部分電路的驅(qū)動(dòng)基于同一個(gè)計(jì)數(shù)值，工作時(shí)是完全同步的。 3． 3 系統(tǒng)綜 合 將以上各模塊加以綜合，可以得出該數(shù)字溫度表整體，清晰的設(shè)計(jì)思路如下： AD590 傳感器在加＋ 5V 電壓時(shí)產(chǎn)生電流，此電流通過 10KΩ電阻接地，在其電阻兩端產(chǎn)生一個(gè)電壓，經(jīng)過放大器 4558 放大后，模擬信號(hào)送入 ADC0804 中進(jìn)行 A/D 轉(zhuǎn)換，由CPLD 控制信號(hào)控制 ADC0804 轉(zhuǎn)換后將數(shù)字信號(hào)輸入 FPGA 芯片中，經(jīng)過 S0（啟動(dòng)轉(zhuǎn)換CS=0,RD=0， WR＝ 0）； S1（等待轉(zhuǎn)換結(jié)束，即等待 INTR 由低電平變?yōu)楦唠娖剑?S2 （ A/D轉(zhuǎn)換結(jié)果輸出）； S3（停止 A/D）四個(gè)狀態(tài)后， FPGA 運(yùn)算讀取的二進(jìn)制數(shù)值計(jì)算出 十進(jìn)制數(shù)值，控制系統(tǒng)編碼 ST 分段顯示出所測量的數(shù)字溫度值，從而讀取測量溫度值。 該數(shù)字溫度測量系統(tǒng)的整體電路原理圖如圖 310 所示。 圖 310 數(shù)字溫度測量系統(tǒng)原理圖 基于 FPGA 的數(shù)字溫度計(jì)的設(shè)計(jì) 17 4． 系統(tǒng)的仿真分析及器件下載 [10] 4． 1 系統(tǒng)的仿真分析 該數(shù)字溫度測量系統(tǒng)采用的編譯軟件為 :ALTERA 公司的 QuartusⅡ。將上述五個(gè)設(shè)計(jì)模塊的程序綜合成的總程序經(jīng)過 QuartusⅡ軟件編譯以后 ,得到的總模塊圖如圖 41 所示。 圖 41 系統(tǒng)總程序模塊圖 系統(tǒng)的程序編譯好后 ,通過 QuartusⅡ軟件的波形編輯器 (Ｗ aveform Editor)進(jìn)行波形仿真 ,通過仿真可以檢驗(yàn)設(shè)計(jì)的邏輯關(guān)系是否準(zhǔn)確，而且能夠更清楚的看到結(jié)果，在這里先將數(shù)字溫控系統(tǒng)的顯示譯碼電路省略，直接