基于cpld的數(shù)字時(shí)鐘設(shè)計(jì)(編輯修改稿)
2024-12-22 20:41 本頁面
【文章內(nèi)容簡(jiǎn)介】 鐘和秒； 具有時(shí)、分、秒、計(jì)數(shù)顯示功能，以 24 小時(shí)循環(huán)計(jì)時(shí)； 具有清零，調(diào)節(jié)小時(shí)、分鐘功能 ； 當(dāng)時(shí)鐘到了整點(diǎn)的時(shí)候，蜂鳴器發(fā)出聲音，時(shí)間長(zhǎng)度自行設(shè)定。 目的 熟練操作 MAX+plus II 軟件； ； ，二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法 ； ； ； ．熟練操作 EDA 實(shí)驗(yàn) 箱 。 二 程序設(shè)計(jì)及模塊說明與仿真 二十四進(jìn)制 程序 library IEEE。 use 。 use 。 湖北輕工職業(yè)技術(shù)學(xué)院 6 use 。 entity shi24 is port( clk:in std_logic。 clr : in std_logic_vector(1 downto 0)。 din:in std_logic_vector(3 downto 0)。 co :out std_logic。 ten1 ,one2 : out std_logic_vector(3 downto 0))。 end。 architecture one of shi24 is signal ten_temp1,one_temp2:std_logic_vector(3 downto 0)。 begin process(clk) begin if clr=00then ten_temp1=0000。 one_temp2=0000。 elsif clr=01 then one_temp2=din。 elsif clr=10 then ten_temp1=din。 elsif clk39。event and clk=39。139。then if ten_temp1=2 and one_temp2=3 then ten_temp1=0000。 one_temp2=0000。 elsif one_temp2=9 then one_temp2=0000。 ten_temp1=ten_temp1+1。 else one_temp2=one_temp2+1。 end if。 end if。 end process。 ten1=ten_temp1。one2=one_temp2。 co=39。139。 when ten_temp1=2 and one_temp2=3 湖北輕工職業(yè)技術(shù)學(xué)院 7 else 39。039。 end。 端口說明 CLK 為輸入時(shí)序脈沖 。 CLR 為 輸入控制端，接撥碼開關(guān)：當(dāng) CLR＝“ 00”時(shí)，數(shù)碼管顯示“ 00” ；當(dāng) CLR＝“ 01”時(shí)，調(diào)整數(shù)碼管的個(gè)位；當(dāng) CLR＝“ 10”時(shí)，調(diào)整數(shù)碼管的十位；當(dāng) CLR＝“ 11”時(shí)，運(yùn)行二十四進(jìn)制。 DIN 為置數(shù)端：設(shè)置給定的數(shù)。 CO 為進(jìn)位端：當(dāng)計(jì)滿到 24 個(gè)脈沖時(shí)， CO 增加一位。 TEN1 和 ONE2分別顯示二十四進(jìn)制的十位和個(gè)位。 元件符號(hào)電路 仿真圖 六十進(jìn)制 程序 湖北輕工職業(yè)技術(shù)學(xué)院 8 六十進(jìn)制和二十四進(jìn)制設(shè)計(jì)相同，只須修改輸出控制 library IEEE。 use 。 use 。 use 。 entity fen60 is port( clk:in std_logic。 clr : in std_logic_vector(1 downto 0)。 din :in std_logic_vector(3 downto 0)。 co :out std_logic。 ten3 ,one4 : out std_logic_vector(3 downto 0))。 end。 architecture one of fen60 is signal ten_temp3,one_temp4:std_logic_vector(3 downto 0)。 begin process(clk,clr) begin if clr=00th
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