【文章內(nèi)容簡(jiǎn)介】 county:=not county。 else dataouthh=39。039。 dataouthl=39。139。 county:=not county。 end if。 end if。 else temp(0):=datain。輸入為 0 時(shí)處理 4 位寄存器 count0:=count0+1。 if count0=4 then檢測(cè)到 0000，處理 4 位寄存器 count0:=0。 count1:=(count1 rem 2)。兩個(gè)四連零 間 1 的 奇偶 if count1=1 then兩個(gè)四連零 間 1 的 奇偶 count1:=0。 temp:=0001。 dataouthh=39。039。 dataouthl=39。039。 county:=not county。 else count1:=0。 兩個(gè)四連零 間 1 的 偶 temp:=1001。 if county then dataouthh=39。139。 dataouthl=39。039。 else dataouthh=39。039。 dataouthl=39。139。 22 end if。 end if。 else if temp(3)=39。039。 then未檢測(cè)到 0000 處理輸出 dataouthh=39。039。 dataouthl=39。039。 else if county then dataouthh=39。139。 dataouthl=39。039。 county:=not county。 else dataouthh=39。039。 dataouthl=39。139。 county:=not county。 end if。 end if。 end if。 end if。 end if。 temp(3 downto 1):= temp(2 downto 0)。 end process。 clkout=clkin。 end behavior。 仿真圖： HDB3 譯碼器程序與仿真圖 輸入為兩路雙極性 ，占空比為 50%的 的去取樣時(shí)鐘 輸出為一路單極性 ，占空比為 50%的 的去取樣時(shí)鐘 library ieee。 use 。 entity hdbdecode is port( clkin:in std_logic。 23 datainhh:in std_logic。 datainhl:in std_logic。 dataout:out std_logic。 clkout:out std_logic)。 end hdbdecode。 architecture behavior of hdbdecode is signal hh,hl:std_logic_vector(4 downto 0)。 signal temp:std_logic。 begin AHH:process(clkin) variable temphh:std_logic_vector(4 downto 0)。 begin if clkin39。event and clkin=39。039。 then temphh(0):=datainhh。 if temphh=10001 then temphh:=10000。 elsif (temphh=10010 or temphh=10011) then temphh:=0000amp。datainhh。 end if。 end if。 hh=temphh。 temphh(4 downto 1):=temphh(3 downto 0)。 end process。 AHL:process(clkin) variable temphl:std_logic_vector(4 downto 0)。 begin if clkin39。event and clkin=39。039。 then temphl(0):=datainhl。 if temphl=10001 then temphl:=10000。 elsif (temphl=10010 or temphl=10011) then temphl:=0000amp。datainhl。 end if。 end if。 hl=temphl。 temphl(4 downto 1):=temphl(3 downto 0)。 end process。 emp=(hh(4)or hl(4))。 dataout=temp。 clkout=clkin。 end behavior。 24 仿真圖： 一次群復(fù)接器程序與仿真圖 時(shí)分復(fù)接器 輸入一個(gè) 8 位數(shù)據(jù)總線 (即 30 路 PCM 話音并行數(shù)據(jù)共用總線 ), 輸入一個(gè)一次群串行位同步時(shí)鐘 輸出一個(gè)一次群串行合路數(shù)據(jù)流 ；一個(gè)一次群串行位同步時(shí)鐘 信號(hào) 一個(gè) 5 位時(shí)隙地址總線信號(hào) (即 30 路 PCM 話音并行地址總線 ) （其說明當(dāng)前輸入的數(shù)據(jù)總線上是哪個(gè)時(shí)隙數(shù)據(jù)） 此程序要特別注意器件的選擇，該程序選擇 cyclone 系列 EP1C6Q240C8 時(shí)得到所期望的結(jié)果 若選用其他器件譬如 Stratix II 系列的器件會(huì)丟失第一路信息 library ieee。程序所調(diào)用的庫(kù)是 IEEE 庫(kù) use 。定義了 std_logic， std_logic_vector 類型 use 。用到基于 std_logic， std_logic_vector 類型的 無符號(hào)的算術(shù)運(yùn)算 entity fujieqi is port (clkin: in std_logic。 datain: in std_logic_vector(7 downto 0)。30 路語(yǔ)音信號(hào)輸入 dataout:out std_logic。 輸出串行數(shù)據(jù)流 ads:out std_logic_vector(4 downto 0)。五位時(shí)隙總線信號(hào) clkout:out std_logic)。輸出時(shí)鐘 end fujieqi。 architecture behav of fujieqi is shared variable tscount:std_logic_vector(8 downto 0)。時(shí)隙計(jì)數(shù)器 shared variable bitcount:std_logic_vector(2 downto 0)。位計(jì)數(shù)器 begin p1:process(clkin)位時(shí)鐘和時(shí)隙計(jì)數(shù) begin if clkin39。event and clkin=39。139。 then if bitcount=111 then bitcount:=000。 25 tscount:=tscount+39。139。 else bitcount:=bitcount+39。139。 end if。 end if。 end process p1。 p2:process(clkin) variable regester:std_logic_vector(7 downto 0)。定義一個(gè)內(nèi)部的寄存器， 用于寄存輸入的八位數(shù)據(jù) variable temp:std_logic_vector(7 downto 0)。定義一個(gè)中間變量，用于數(shù)據(jù)的串行輸出 begin if clkin39。event and clkin=39。139。 then ads=tscount(4 downto 0)。記錄當(dāng)前輸出的是第幾路信號(hào) if bitcount=000 then if tscount(5 downto 0)=000000 then regester:=10011011。 雙幀計(jì)數(shù)為 0 時(shí)傳幀同碼 elsif tscount(5 downto 0)=100000 then regester:=11111111。 雙幀計(jì)數(shù)為 32 時(shí)傳勤務(wù)信息 elsif tscount=000010000 then regester:=00001111。 復(fù)幀計(jì)數(shù)為 16 時(shí)傳復(fù)幀同步碼 elsif tscount(4 downto 0)=10000 then regester:=11111111。 除 F0 幀外，每幀的第 16 時(shí)隙都傳信令信息 else regester:=datain。 不滿足以上條件時(shí)傳語(yǔ)音信號(hào) end if。 temp:=regester。 并串轉(zhuǎn)換 dataout=temp(7)。時(shí)隙的第一個(gè)時(shí)鐘上升沿輸出最高位 else temp(7 downto 1):=temp(6 downto 0)。右移 dataout=temp(7)。接著發(fā)其他位 end if。 end if。 clkout=clkin。輸出時(shí)鐘 end process p2。 end behav。 26 仿真圖： 一次群分接器程序與仿真圖 時(shí)分分接程序 同步碼捕獲三次后方確認(rèn)同步完成，若失步三次后重新捕獲 輸入一個(gè)一次群串行合路數(shù)據(jù)流 ，一個(gè)一次群串行位同步時(shí)鐘 信號(hào) 輸出一個(gè)一次群串行合路數(shù)據(jù)流 ，一個(gè) 30 位邏輯矢量時(shí)隙脈沖信號(hào) (每位對(duì)應(yīng)一路時(shí)隙脈沖 ) 一個(gè)一次群串行位同步時(shí)鐘 輸出串行數(shù)據(jù)流分別于 A1?? A31 相與即可得到各路話音信號(hào) library ieee。 use 。 use 。 entity fenjieqi is port(datain,clkin:in std_logic。輸入 ，輸入 串行位同步時(shí)鐘 A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15,A17,A18, A19,A20,A21,A22,A23,A24,A25,A26,A27,A28,A29,A30,A31:out std_logic。 輸出 30 位邏輯矢量時(shí)隙脈沖信號(hào)，與 dataout 相與的結(jié)果就是所選擇的一路語(yǔ)音 輸出 clkout,dataout:out std_logic)。輸出串行數(shù)據(jù)流和輸出時(shí)鐘 end fenjieqi。 architecture behave of fenjieqi is signal regester,singlecount:std_l