課程設計---多通道數據分時傳送系統(tǒng)的設計-其他專業(yè)(編輯修改稿)
2025-02-24 02:08 本頁面
【文章內容簡介】 0 0 0 x175。08 z8 0 0 1 x175。09 z9 0 1 0 x175。10 z10 0 1 1 x175。11 z11 0 0 0 x175。12 z12 1 0 1 x175。13 z13 1 1 0 x175。14 z14 1 1 1 x175。15 z15 運用 QuartusII 軟件畫出的 電路 圖 加輸入輸出后的 邏輯圖如下 波形仿真圖如下 verilog 源程序 Module Vrfenshi(EN,A0,A1,A2,A3,A4,A5,A6,A7,B0,B1,B2,B3,B4,B5,B6,B7,ADD,Z)。 input A0,A1,A2,A3,A4,A5,A6,A7,B0,B1,B2,B3,B4,B5,B6,B7,EN,ADD。 input [0:2] ADD。 output [0:15] Z。 reg [0:15] Z。 always @ (EN or A or B or ADD)begin if(A amp。 B amp。 ADD) case (EN) 0:case (ADD) 0:
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