【文章內容簡介】 CS， RD和 WR）符合 TTL邏輯電平標準。這些輸入信號相當于 ADC開始轉換和輸出使能的控制信號，并且為了使得微處理器控制簡便，這些輸入端都采用低電平有效。在沒有微處理器參與的應用中，輸入端 CS（ 1 管腳）可以接地，并且當輸入端WR（ 3 管腳）為低電平時， AD 轉換啟動。輸入端 RD（ 2 管腳）的低電平信號可以激活輸出端的使能功能。 狀態(tài)轉換過程 根據(jù) Datasheet 中上面節(jié)選的對于時序轉換的描述，總結出的 ADC0804的狀態(tài)轉換過程，以便使用 VHDL 語言編寫狀態(tài)機來完成模數(shù)轉換的過程。 ST0（ 啟動） ： CS=0， WR=0， RD=1，此時中斷 INTR： 1 ST1（轉換） ： CS=1， WR=1， RD=1，此時中斷 INTR： 1→ 0（ 0時結束轉換并輸出到鎖存中） ST2（輸出） ： CS=0， WR=1， RD=0，此時中斷 INTR： 1 ST3（結束） ： CS=1， WR=1， RD=1，此時中斷 INTR： 1 Altera公司 MAXII系列 CPLD—— EPM570T100C5 選用 Altera公司目前市場性價比較高的 MAXII系列 CPLD Altera推出的 MAX II器件系列是一款革命性的 CPLD產品。它基于突破性的 CPLD架構，提供業(yè)界所有 CPLD系列中單個 I/O管腳最低成本和最小功耗。這些器件采用新的查表 (LUT)體系，采用 TSMC的 m嵌入 Flash工藝，使其裸片尺寸僅為同樣工藝器件的 1/4。 MAX II系列和上一代 MAX產品相比，成本降低了一半，功耗只有其 1/10，同時保持 MAX系列原有的瞬態(tài)啟動、單芯片、非易失性和易用性。新的系列器件容量翻了兩番，性能是上一代 MAX CPLD的兩倍多，使消費類、通信、工業(yè)和計算機產品的設計者能夠采用 MAX II系列器件代替昂貴和不夠靈活的小型 ASIC和ASSP。 MAX II系列器件的主要特征 電子秤設計 2021 電子秤設計報告 第 11/48 頁 MAX II系列 CPLD器件具有 成本優(yōu)化的架構 、 低功耗 、 高性能、用戶可訪問且可編程的 8K比特 Flash存儲器、實時在系統(tǒng)可編程能力（ ISP）允許用戶編程正在工作的器件、靈活的多電壓 MultiVolt內核、 MAXII CPLD的 JATG翻譯器（ JTAG）、 I/O驅動 能力強 等特征 。 EPM570T100C5有 570個邏輯單元，等效宏單元是 192個，資源比較豐富，內有 8Kbit Flash的存儲空間；采用 12MHz的晶振，為CPLD提供主時鐘； JTAG接口可使用標準 ByteBlasterII或 USB Blaster進行下載。 表 MAX II的 I/O標準 I/O標準 性能 LVTTL/LVCMOS 300MHz LVTTL/LVCMOS 220MHz LVTTL/LVCMOS 200MHz LVCMOS 150MHz PCI 33MHz CPLD外圍應用電路 模數(shù)轉換器 ADC0804 轉換后的數(shù)據(jù) ： Port 1 – Port 7（ ADC0 – ADC7） 全局時鐘 Clock（ 12Mhz 晶振） ： Port12（ CLK0） 電子秤設計 2021 電子秤設計報告 第 12/48 頁 模數(shù)轉換器 ADC0804 的控制端 ： Port 15 – Port 18（ /ADCS， /ADRD， /ADWR， /ADINTR） 7段數(shù)碼管位選 ： Port 19 – Port 21（ SEL1， SEL2， SEL3） JTAG： Port 22 – Port 25（ TMS， TDI， TCK， TDO） 7 段數(shù)碼管段選 ： Port 68 – Port 75（ DPYA – DPYG，DPYDP） 數(shù)碼顯示電路 3個七段數(shù)碼管 組成 三位數(shù)碼顯示 ， 通過 CPLD的 I/O端口分別進行段選、位選的控制來對測量的電壓值進 行數(shù)字顯示輸出。 由于 MAX II系列 CPLD的 IO驅動能力比較強，所以可以直接驅動數(shù)碼管。不過為了保護 IO口 ， 在 每 一個回路之中 各自 串接 了 200Ω 保護電阻。 VHDL設計代碼 輸入電壓范圍 05V，顯示 0255數(shù)位 電子秤設計 2021 電子秤設計報告 第 13/48 頁 庫定義、 包定義 LIBRARY IEEE。 USE 。 USE 。 USE 。 實體定義 ENTITY balance IS port ( clk : IN STD_LOGIC。 全局時鐘輸入， 12Mhz晶振產生 reset : IN STD_LOGIC。 復位輸入 intr : IN STD_LOGIC。 AD轉換結束產生的中斷輸入 data_i : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ADC轉換后的數(shù)據(jù)輸入 data_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)碼管數(shù)據(jù)輸出 l : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 輸出數(shù)碼管位選 cs : OUT STD_LOGIC。 ADC使能 wr : OUT STD_LOGIC。 ADC寫控制 rd : OUT STD_LOGIC ADC讀控制 )。 END balance。 結構體 ARCHITECTURE bhv OF balance IS TYPE state IS (start, convert, read1, read2)。 狀態(tài)機定義 SIGNAL current_state, next_state : state。 狀態(tài)定義 SIGNAL read_data : STD_LOGIC。 讀數(shù)據(jù)寄存器 SIGNAL clock : STD_LOGIC。 掃描時鐘 SIGNAL p : INTEGER RANGE 0 TO 255。 數(shù)據(jù)寄存器 SIGNAL b0,b1,b2 : INTEGER RANGE 0 TO 9。 3位數(shù)碼管顯示數(shù)據(jù)寄存器 SIGNAL t : INTEGER RANGE 0 TO 3 := 0。 掃描寄存器 BEGIN 顯示進程 PROCESS(p, clk) BEGIN CASE p IS WHEN 0|10|20|30|40|50|60|70|80|90|100|