計(jì)算機(jī)組成原理考研補(bǔ)習(xí)(ppt50)-考試學(xué)習(xí)(編輯修改稿)
2024-09-18 20:59 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 ROM區(qū)： 2KB RAM區(qū)： 3KB （ 1）計(jì)算容量： （ 2）芯片數(shù)： EPROM 1片、 RAM 2片 A15 ～ A13 為 001 即 A15A14A13 來(lái)自 庫(kù)下載 芯片 芯片地址 片選邏輯 （ 2）芯片地址分配與片選邏輯： 64KB： 16位地址 A15 ～ A0 例 主存 64KB，其中高地址區(qū) 2KB用于 I/O空間。選用 芯片 8KB/片。 （ 1）芯片數(shù)： 8片 8KB 8KB 8KB 8KB 8KB A12 ～ A0 A12 ～ A0 A12 ～ A0 A12 ～ A0 A12 ～ A0 CS0=A15A14A13 CS1=A15A14A13 CS2=A15A14A13 CS6=A15A14A13 CS7=A15A14A13 A12A11 來(lái)自 庫(kù)下載 基本概念 存儲(chǔ)原理 SRAM：利用雙穩(wěn)態(tài)觸發(fā)器內(nèi)部交叉反饋存儲(chǔ)信息。 DRAM：利用電容存儲(chǔ)電荷存儲(chǔ)信息。 動(dòng)態(tài)刷新 （ 1）定義：按所存信息定期向電容補(bǔ)充電荷。 （ 2）方式：按行讀一遍。 （ 3）刷新周期安排方式 集中刷新、分散刷新、異步刷新 來(lái)自 庫(kù)下載 （ 1）隨機(jī)存取方式 存取方式 1）可按地址直接訪(fǎng)問(wèn)任一單元； 2）訪(fǎng)問(wèn)時(shí)間與單元地址無(wú)關(guān)。 訪(fǎng)問(wèn)時(shí)按順序查找，訪(fǎng)問(wèn)時(shí)間與數(shù)據(jù)所在位置有關(guān)。 （ 2）順序存取方式 （ 3）直接存取方式 訪(fǎng)問(wèn)時(shí)先直接指向一個(gè)小區(qū)域，再按順序查找，訪(fǎng)問(wèn)時(shí)間與數(shù)據(jù)所在位置有關(guān)。 來(lái)自 庫(kù)下載 第三章 I/O子系統(tǒng) 總線(xiàn)與接口的基本概念 總線(xiàn) 定義：一組能為多個(gè)部件分時(shí)共享的公共信息 傳送線(xiàn)路。 1） CPU內(nèi)總線(xiàn) ： CPU芯片內(nèi)寄存器和算邏部件之間互連的總線(xiàn)。 （ 1）按功能 分類(lèi) 分類(lèi) 2） 部件內(nèi)總線(xiàn) ：插件板內(nèi)各芯片之間互連的總線(xiàn)。 3） 系統(tǒng)總線(xiàn) ：計(jì)算機(jī)系統(tǒng)內(nèi)各功能部件之間或各插件板之間互連的總線(xiàn)。 來(lái)自 庫(kù)下載 4） 外總線(xiàn) ：計(jì)算機(jī)系統(tǒng)之間，或計(jì)算機(jī)系統(tǒng)與其他系統(tǒng)之間互連的總線(xiàn)。 （ 2）按時(shí)序控制方式 分類(lèi) 1） 同步總線(xiàn) ：由控制模塊提供統(tǒng)一的同步時(shí)序信號(hào)控制總線(xiàn)傳送操作。 （ 3）按數(shù)據(jù)傳送格式 分類(lèi) 2） 異步總線(xiàn) ：不采用統(tǒng)一時(shí)鐘周期劃分，根據(jù)傳送的實(shí)際需要決定總線(xiàn)周期長(zhǎng)短，以異步應(yīng)答方式控制總線(xiàn)傳送操作。
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