【正文】 不同的花樣，彩燈控制器的輸出則是用一個32進(jìn)制的計數(shù)器來控制，揚(yáng)聲器的輸出時用不同的頻率來控制，所以用了一個集成分頻器來使輸入的頻率被分為幾種不同的頻率，不同頻率的選擇性的輸出則是用一個4選一的選擇器來控制。6總結(jié)通過這次課程設(shè)計使我懂得了理論與實(shí)際相結(jié)合是很重要的，通過這次的課程設(shè)計，發(fā)現(xiàn)自己的實(shí)踐經(jīng)驗(yàn)還是不足的，以后多應(yīng)該以理論為基礎(chǔ)，然后應(yīng)用到實(shí)踐中來，從理論中得出結(jié)論，才能提高自己的實(shí)際動手能力和獨(dú)立思考的能力。例化顯示電路模塊 end architecture one3。clkout: out std_logic)。entity root is port(clk: in std_logic。039。use 。復(fù)位信號 opt: in std_logic。仿真通過 ,即可下載到指定的 CPLD芯片里面 ,并進(jìn)行實(shí)際連線 ,進(jìn)行最后的硬件測試。本來這兩個分頻器是可以在上述的四頻率輸出器中實(shí)現(xiàn)的 ,但為了方便地為四選一控制器提供不同的時間選擇條件 ,就將這兩個分頻器獨(dú)立開來。此十六路彩燈控制系統(tǒng)設(shè)定有六種花樣變化 ,這六種花樣可以進(jìn)行自動切換 ,并且每種花樣可以選擇不同的頻率。功能要求: (至少4種).，在電路中以 1 代表燈亮,以 0 代表燈滅,由 0,1按不同的規(guī)律組合代表不同的燈光圖案,同時使其選擇不同的頻率,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。四選一控制器從分頻器選擇不同頻率的時鐘信號輸送到彩燈花樣控制器 ,從而達(dá)到控制彩燈閃爍速度的快慢 ,時間選擇器控制每種速度維持的時間長短。其中 ,P1進(jìn)程對燈閃的速度控制有兩種方式可改變燈閃的速度:一是改變外部時鐘的賦值 ,二是改變信號U 的位數(shù)。use 。定義計數(shù)器 begin process(clk,clr,opt)begin 4沈陽理工大學(xué)EDA技術(shù)課程設(shè)計報告if clr=39。architecture one1 of showcontrol is type states is狀態(tài)機(jī)狀態(tài)列舉(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15)。end architecture one1。architecture one3 of root is ponent timecontrol is定義元件：時序控制電路 port(clk: in std_logic。end ponent showcontrol。且從圖中可以看出，當(dāng)復(fù)位信號有效時彩燈輸出為零，否則，顯示電路在十六種不同狀態(tài)間轉(zhuǎn)換。1）設(shè)計一個彩燈控制器，使彩燈（LED管）能連續(xù)發(fā)出四種以上不同的顯示形式；2）隨著彩燈顯示圖案的變化，發(fā)出不同的音響聲。Clk_clk_clk_clk_10：輸出信號 即為分頻模塊對輸入信號clk的分頻，分別為1/4分頻輸出、1/6分頻輸出、1/8分頻輸出、1/10分頻輸出。Output[7..0]:輸出信號 直接與彩燈相連來控制彩燈。圖325 4進(jìn)制計數(shù)器 系統(tǒng)結(jié)構(gòu)整個系統(tǒng)就是各個分模塊組成來實(shí)現(xiàn)最后的彩燈控制功能，系統(tǒng)又兩個時鐘來控制一個是控制32進(jìn)制計數(shù)器即控制彩燈控制模塊來實(shí)現(xiàn)彩燈的不同輸出，另一個時鐘為分頻器的輸入來進(jìn)行分頻處理，最后用來控制揚(yáng)聲器發(fā)出不同的音樂，具體分頻處理的時鐘的頻率比實(shí)現(xiàn)彩燈控制的時鐘頻率要高。USE 。event and clk=39。p2:process(clk,rst)variable b:integer range 0 to 20。clk_6end if。event and clk=39。p4:process(clk,rst)variable d:integer range 0 to 20。clk_10end if。inp:in integer range 0 to 3。end if。sm :out std_logic_vector(6 downto 0))。end a。139。END IF。BEGINIF rst=39。end if。（2）從中間到兩邊對稱地漸漸點(diǎn)亮，全亮后仍由中間向兩邊逐次熄滅。clkk:out std_logic)。end if。architecture behave of mux21 is begin process(a,b,s)begin if s=39。architecture a of color8 is signal s:std_logic_vector(4 downto 0)。RTL電路圖：波形圖： library ieee。event and clk=39。y:out std_logic)。q:out std_logic_vector(7 downto 0))。end process。architecture one of balucaideng issignal h0,h1:std_logic。q:out std_logic_vector(7 downto 0))。它由早起的電子管、晶體管、小中規(guī)模集成電路發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。從系統(tǒng)設(shè)計入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用VHDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中。課程設(shè)計說明書EDA是電子設(shè)計自動化（Electronic Design Automation）縮寫，是90年代初從CAD（計算機(jī)輔助設(shè)計）、CAM（計算機(jī)輔助制造）、CAT（計算機(jī)輔助測試）和CAE（計算機(jī)輔助工程）的概念發(fā)展而來的。VHDL技術(shù)與傳統(tǒng)的數(shù)字電子系統(tǒng)或IC設(shè)計相比之下有很大的優(yōu)勢，主要表現(xiàn)在： 第一，VHDL語言具有很強(qiáng)的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建 模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中。這是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。關(guān)于VHDL語言，最后需要說明的是：與常規(guī)的順序執(zhí)行的計算機(jī)程序不同，VHDL從根本上講是并發(fā)執(zhí)行的。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺，該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計輔助工具，集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。顯示電路輸入時鐘信號的周期，有規(guī)律的輸出設(shè)定的六種彩燈變化類型以及數(shù)碼管顯示花型序號和持續(xù)時間。按設(shè)計要求要實(shí)現(xiàn)六種花型011001010000010000000011000、00100100、11100111，用S0、SSSSS5 來表示6 種循環(huán)，以1表示燈亮，以0表示燈滅狀態(tài)的狀態(tài)。程序如下：a1:process(clker)variable temp1:integer range 0 to 15。其主要的也是最大的優(yōu)點(diǎn)就在于設(shè)計者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時間和精力。課程設(shè)計說明書參考文獻(xiàn)[1] .《VHDL數(shù)字電路設(shè)計教程》.電子工業(yè)出版社，[2] 潘松，黃繼業(yè).《EDA技術(shù)實(shí)用教程》（第二版）.科學(xué)出版社， [3] 焦素敏.《EDA應(yīng)用技術(shù)》.清華大學(xué)出版社， [4] 曾繁泰，[M].北京:清華大學(xué)出版社，2001 [5] [M].廣州:華南理工大學(xué)出版社,2001課程設(shè)計說明書附錄：源代碼程序libraryieee。architecturebhv of led is signal clk1,clk2,clk3,clk4,clk5:std_logic。if temp1=2 then clk1課程設(shè)計說明書temp2:=0。then temp3:=temp3+1。如今燈光已成為人民生活中必不可少的家用品。利用控制電路可使彩燈按一定的規(guī)律不斷的改變狀態(tài)，不僅可以獲得良好的觀賞效果，而且可以省電（與全部彩燈始終全亮相比）。以此循環(huán)。根據(jù)電路的原理寫出設(shè)計方案。一部分電路為實(shí)現(xiàn)這兩種跑動的循環(huán)。電路中的555多諧振蕩器的輸出端接4017的脈沖輸入控制，555多諧振蕩器不斷的產(chǎn)生脈沖送入4017芯片的脈沖輸入端，從而使4017芯片的輸出端（01，02，03）依次為高電平，這樣就控制3組指燈持續(xù)亮5s依次跑動循環(huán)！1：用來實(shí)現(xiàn)兩種的跑動不斷循第三部分電路環(huán)。Q非接4066BP的另一個開關(guān)的控制端。當(dāng)最后的綠燈亮完后，即第一部分的單元電路中的4017的第十個輸出端（09）輸出高電平時，這就給74LS76觸發(fā)器送去一個脈沖，于是觸發(fā)器的Q端就翻轉(zhuǎn)輸出低電平使4066模擬開關(guān)的一個開關(guān)變?yōu)閿嚅_，從而使第一部分的電路處于不工作狀態(tài)。四 安裝與調(diào)試按照電路圖進(jìn)行接線，按照單元電路設(shè)計中的方法連接好每一塊電路，然后把每一塊接在一起。所有燈一會正常一會不工作，經(jīng)仔細(xì)檢查發(fā)現(xiàn)在電源處接觸不良，改正后恢復(fù)正常。本次所用的芯片大部分都是基礎(chǔ)的，不過有個別的不怎么了解，不過通過此次課程設(shè)計，我對這些未曾接觸過的芯片都有一定的認(rèn)識，對其功能也有一定的了解。把各單元電路接在一起調(diào)試時，不過9個一組的持續(xù)5s的出現(xiàn)錯誤，就 12，達(dá)不到要設(shè)計的要求。這樣就使全部紅燈，再黃燈，后綠燈，各亮一次。而觸發(fā)器的脈沖輸入端接第一部分電路中的4017的第十（09）輸出端口和第二部分電路中的4017的03輸出端口的或門的結(jié)果。4066BP芯片為模擬開關(guān)芯片，它集成了四個模擬開關(guān)（在此用到兩個），每個模擬開關(guān)有2個端子，一個為控制端，主要接高電平或低電平，其佘兩個端子為輸入輸出端。用一個4017芯片來點(diǎn)亮5s的跑動。應(yīng)用價值在家庭裝飾、商業(yè)區(qū)、許多戶外廣告、公益廣告等的燈光布置中經(jīng)常需要完成彩燈循環(huán)點(diǎn)亮以實(shí)現(xiàn)燈光動態(tài)效果，做到廣告、彩燈等作品色彩鮮艷，富有創(chuàng)藝，變化形式豐富，起著宣傳和美化環(huán)境的作用，營造文明和亮麗氛圍，增添人們生活樂趣。(4)對跑動電路，可以每3個一組，交叉安裝，分別點(diǎn)亮每一組，利用視覺暫停，達(dá)到跑動的效果。比如日光燈已經(jīng)不能滿足于我們的需要，彩燈的運(yùn)用已經(jīng)遍布于人們的生活中，從歌舞廳到卡拉OK包房，從節(jié)日的祝賀到日常生活中的點(diǎn)綴。伴隨著人們生活環(huán)境的不斷改善和美化，在許多場合可以看到霓虹燈。end if。end if。signalpr_state,nx_state:state。entity led is port(rst,clk,clker:instd_logic。通過設(shè)計也鞏固了我們的書本知識以及通過借閱書籍和上網(wǎng)查找資料，也豐富了自己對ＥＤＡ的了解。event and clker=39?；ㄐ涂刂齐娐纺K采用狀態(tài)機(jī)實(shí)現(xiàn)，在狀態(tài)機(jī)的課程設(shè)計說明書時序邏輯電路部分已經(jīng)采用計數(shù)器計時的方法直到計數(shù)器計時達(dá)到時才進(jìn)入下一個狀態(tài)，如下為狀態(tài)機(jī)時序邏輯電路程序：process(clk,rst)variablecount:integer range 0 to 10。該程序采用層次設(shè)計法，頂層采用原理圖設(shè)計，底層采用VHDL 設(shè)計。課程設(shè)計說明書 Quartus II軟件界面介紹 代碼輸入界面新建一個工程，選擇File→New Project Wizard，在出現(xiàn)的對話框中輸入工作路徑和工程名稱(應(yīng)與實(shí)體名稱相同)，新建完工程后,選擇File→New→VHDL File，然后新出現(xiàn)的空白窗口中輸入代碼，代碼輸入界面如圖31所示：圖31 代碼輸入界面 編譯界面代碼輸入完畢后，選擇Processing→Start Compilation或直接單擊(Start Compilation)進(jìn)行編譯，編譯界面如圖32所示：課程設(shè)計說明書圖32 編譯界面 波形仿真界面編譯沒有錯誤后,選擇File→New→Vector Waveform File，自己設(shè)置輸入的值,設(shè)置好后單擊 進(jìn)行波形仿真，仿真前界面如圖33所示：圖33波形仿真前界面仿真后界面如圖34所示：課程設(shè)計說明書34波形仿真后界面課程設(shè)計說明書 系統(tǒng)設(shè)計 設(shè)計過程 設(shè)計內(nèi)容及要求：（1）設(shè)計一個彩燈控制器，使8個彩燈（發(fā)光二極管）能連續(xù)發(fā)出六種種以上不同的花型，花型自擬（全亮，全滅除外）